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저는 QuartusII에서 FPGA 디자인을하고 여분의 용량을 갖춘 연속 통합 서버를 사용하고 있습니다.알테라 Quartus로 자동화 된 테스트 실행
이제 입력 신호가 전용 구성 요소로 생성되고 출력 신호가 예상 동작과 비교하여 검사되는 내 FPGA 설계를위한 테스트 슈트를 만들고 싶습니다.
배치 파일에서 비 대화식으로 시뮬레이션을 실행하여 경고가 로그 파일에 수집 될 수있는 방법이 있습니까?