include에 대한 iverilog 구문?

Question

주 파일 (cpu.v)에 Verilog 파일 (alu.v)을 포함하려고합니다. 두 파일 모두 같은 디렉토리에 있습니다.

'include "alu.v" 

module cpu(); 
... 
... 
endmodule 

컴파일하려고하면 다음 오류가 발생합니다.

cpu.v:1 syntax error 
I give up 

include 문이 잘못되었습니다. here처럼 구문이 올바른 것으로 확신합니다.

Answer 1

그렇게하지 마십시오! 증거가 뭔가를 엉망으로 만들면 작동하지 않습니다. 의 Verilog에서

전처리 지시어는 백 틱 (`)하지 아포스트로피 (')로 시작합니다.

시도 :

`include "alu.v" 

대신 :

'include "alu.v" 

을