저는 컴퓨터 조직과 아키텍처에 대해 지금 배우고 있습니다. 우리는 몇 가지 연습을했습니다. 그 중 하나는 어셈블리 코드를 기계 명령어로 변환하는 것입니다. movia을 컴퓨터 명령어로 변환해야합니다. 는 나는이 작업 orhi 및 addi 구성 알고있다. 이 어셈블리 코드입니다 : r0이 0x0 것을 movia r8, 50000
운동 상태 및 r8는 0x
알테라 제약 조건에 약간의 문제가 있습니다. get_registers을 사용하여 특정 계층 구조 수준의 모든 레지스터를 가져오고 싶습니다. 예를 들어 계층 구조는 다음과 같다 경우 : +-A:a_inst
| +-B:b_inst
| | +-C:c_inst
get_registers {A:a_inst|B:*}는 C.에서 그 set all_b_regs [g
DE2- 알테라 키트에서 프로젝트를하고 있습니다. 은 내가 realterm 응용 프로그램과 함께이를 보내려고하고 있어요 115200 전송 속도에서 RS-232를 통해 내 FPGA 에 0과 1 (이진 파일)과 함께이 .txt 파일을 보낼 필요 ,하지만 그게 아니라 작동합니다. RX-232 용 VHDL 모델을 작성하여 LCD 화면에 인쇄했습니다. 첫 번째 바이
내가는 Quartus에서 Verilog에 뭔가를 쓰고, 나에게 뭔가 이상한 등장하지만 아주 간단하고 실제로 이 코드는 주소 변경 제대로 module counter(
input wire clock,
input wire reset,
output reg [4:0]address
);
initial
begin
address
나는 Altera DE2-115 FPGA를 가지고 있으며 Verilog를 스스로 배우려고합니다. 나는 연기 감지기를 만들기로 결심했다. 그리고 연기가 나면 언제나 부저음이 울린다. (연기 감지기는 디지털 신호을 출력한다.) module fire(flag,clock,reset,fire,fire_state,firealarm);
input clock,
멀티플렉서 용 "템플릿"을 작성했습니다. 제 목표는 s = "01"또는 s = "11"일 때 y = 1입니다. 이제 d0과 그 값을 어떻게 연결해야합니까? (이 예에서 D0는 0, D1 = 1, D2 = 0, D3 = 1을 유지해야합니다.) library IEEE;
use IEEE.std_logic_1164.all;
entity mux4v1 is
모든 이전 질문을 살펴본 결과 아무도 문제가 간단한 것 같지 않습니다. 또한 웹을 검색했지만 해결책을 찾을 수 없습니다. 나는 VHDL에 새로운 해요 및 다음과 알테라가 제공하는 간단한 예제를 컴파일하려고 : library ieee;
use ieee.std_logic_1164.all;
entity light is
port(x1, x2: in std_
최근에 altera.com에서 Modelsim 10.1을 다운로드했으며 "TCL 스크립트의 오류"라는 메시지가 나타납니다. 새로운 Verilog 프로젝트를 시작할 수 없습니다. 여기에 오류가 있습니다
Trace back: can't read "Project(SaveCompileReport)": no such element in array
whi
SPI 통신을 통해 AD7193을 제어하는 VHDL 코드를 작성하고 있습니다. ADC는 콘칩 레지스터의 수를 통해 제어되고 구성되며 DOUT/RDY (SPI_miso)는 변환 완료를 나타 내기 위해 로우가된다. 다음은 AD7193의 코드 및 타이밍 특성입니다 (Here 참조). 는 library ieee;
use ieee.std_logic_1164.a
이것을 시도하면 quartus의 이상한 오류가 발생합니다. 여기 내가 코드를 꽤 많이 남겨 두었다 코드 (모든 부호 & 다른 이상한 기능을 컴파일는 Quartus를 설득하려고 시도한이었다.) library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
...
variable data :