altera

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    Vhdl 코드가 시뮬레이션에서와 같이 작동하지 않습니다.

    나는 Ram이라는 코드를 작성했습니다. 시뮬레이션에서 잘 작동하지만, Altera DE-0 보드에서 테스트 해보면 제대로 작동하지 않습니다. "data_i"로 8 스위치, "New_data"로 1 스위치, "data_o"로 8 LED, "Errors"로 2 LED, "재설정", "시작", "Send_End"로 3 개의 버튼을 사용하고 있습니다. 3 개의 데
    vhdl simulation altera 2014-01-06

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    vhdl에서 numeric_std 서명되지 않은 코드에서 std_logic_vector로 변환

    numeric_std에서 std_logic_vector 로의 변환과 관련된 질문이 있습니다. 나는 온라인에서 보았던 이동 평균 필터 코드를 사용하고 ADC 값을 필터링하여 값을 안정화했습니다. 필터 패키지 코드는 다음과 같습니다이 library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all;
    vhdl fpga xilinx hdl altera 2013-11-20

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    지원되지 않는 기능 오류

    나는 알테라 10.2을 사용하여 VHDL 코드의 조각을 컴파일하려면 노력하고 있어요,하지만 난이 오류 : Unsupported feature error: non-locally-static attribute names are not supported 나는 내 강사이 오류 메시지에 대한 도움을 요청하지만, 그는 말했다 내 소스 코드는 그에게 잘 보였다. 그리고
    vhdl altera 2014-01-19

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    Cortex-A9 캐시 패리티

    저는 pl310 l2 캐시 컨트롤러와 함께 cortex-a9 기반 디자인 (Altera Cyclon-V)을 사용하고 있습니다. PL310 AUX 레지스터에서 "parity enabled"를 활성화하면 장애 (캐시 패리티 문제를 나타내는 인터럽트)가 발생합니다. 패리티를 비활성화 (기본값)하면 시스템이 정상적으로 실행되며 불량 데이터의 오류는 \ 중단되지 않
    arm cpu-cache altera parity 2014-01-23

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    칩에 RAM에 구성 요소를 배치하는 방법

    나는 어떤 종류의 캐시를 만들고 있으며 std_logic_vectors로 구성된 엔티티 내부에서 일부 테이블 (큰 것들)을 사용하고 있으며 Quartus 2 웹 에디션에서이를 수행하고 있습니다. 모든 것이 잘 동작하지만, 합성하려고 할 때 래치, AND 및 OR 구성 요소만으로 완료됩니다. 이러한 조합 요소 대신 테이블에 메모리 모듈을 사용하도록 Quart
    vhdl ram altera 2013-10-20

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    linux arm target에서 응용 프로그램을 실행할 때 "No such file or directory"가 표시됩니다.

    개발 키트 (Altera Cyclon V, Cortex A9)가 있으며 간단한 응용 프로그램을 실행하려고합니다. ARM Linux 용 코드를 크로스 컴파일 할 때 cygwin을 사용하고 있습니다 (Linux 용 soureforge toolchain 사용). 단계 : 빌드 시그윈 내 : 아암 리눅스 GCC dd.c -s -mcpu = 텍스 A9 -s -o D
    linux gcc altera 2013-12-10

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    알테라 Quartus로 자동화 된 테스트 실행

    저는 QuartusII에서 FPGA 디자인을하고 여분의 용량을 갖춘 연속 통합 서버를 사용하고 있습니다. 이제 입력 신호가 전용 구성 요소로 생성되고 출력 신호가 예상 동작과 비교하여 검사되는 내 FPGA 설계를위한 테스트 슈트를 만들고 싶습니다. 배치 파일에서 비 대화식으로 시뮬레이션을 실행하여 경고가 로그 파일에 수집 될 수있는 방법이 있습니까?
    testing continuous-integration fpga altera 2013-12-13

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    VHDL 오류 (10822) : 할당에 대한 레지스터를 구현할 수 없습니다.

    클럭에 포지티브 에지 로직을 사용하여 비동기 프리셋 및 클리어로 JK 플립 플롭을 구현하려고합니다. 나는 알테라의 Quartus II에서 다음과 같은 오류가 나타날 수 Error (10822): HDL error at JK_FF_PE_D1.vhd(52): couldn't implement registers for assignments on this cloc
    vhdl altera 2013-12-16

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    FPGA/CPLD에 Verilog를 사용하여 16 * 2 LCD (HD44780)를 인터페이스하는 방법은 무엇입니까?

    Verilog HDL을 사용하여 16 character * 2 line LCD (HD44780)을 내 FPGA 보드에 인터페이스하고 싶습니다. 내가 작성한 프로그램은 전혀 작동하지 않으며 왜 상태 머신을 만들고 지연을 삽입했는지는 알 수 없습니다. 8 비트 모드를 사용했음을 주목하십시오. module lcd(input wire clk,output reg [
    verilog fpga xilinx system-verilog altera 2014-02-06

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    Verilog HDL에서 HTTP 요청

    알테라 D2-115를 사용하여 Verilog HDL로 HTTP 요청을 보내려고합니다. 저는 연기 감지기와 IR 차단기 회로를 사용하여 보안 시스템을 구현하고 있습니다. 시스템이 경고를 보내면 시스템은 HTTP 이메일을 보내달라고 요청하십시오.
    verilog hdl altera 2013-12-20
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