디바이스의 클럭 속도는 어떻게 결정됩니까?

Question

하드웨어 디자이너가 장치가 작동하기 위해 시계의 적절한 빈도를 결정하는 방법은 무엇입니까? 그 후 그는 타이밍 다이어그램을 작성한 다음 인터페이스 다이어그램에 추가로 사용합니다.

모든 내용 적절한 시계를 결정한 다음 타이밍 다이어그램을 만드는 메커니즘은 무엇인지 알아야합니다. 내 자신의 논리는 첫 번째 디자이너가 마이크로 프로세서와 같은 장치를 만든 다음 다른 지침을주고 다른 클럭 속도에서 결과를 확인하지만 시행 착오 방법이며이를 수행 할 특정 알고리즘이 있습니까?

Answer 1

이것은 실제로 전기 공학 문제입니다. 궁극적으로 디바이스의 속도는 엔지니어링 샘플의 시뮬레이션 및 테스트를 통해 설계의 세부 특성화에 의해 결정됩니다.

디바이스가 실제 수량으로 생산 될 때, 각 디바이스는 테스트를 거치거나 스펙을 벗어나거나 속도 등급이 주어지면 거부됩니다. 이 테스트는 종종 다양한 온도 및 공급 전압에서 성능과 같은 것을 검사합니다. 이 프로세스는 매우 보수적이다.

또한, 고속 등급에 대한 요구가 공급보다 낮 으면 칩을 저속 등급으로 분류 할 수있다. 왜? 더 빠른 버전의 칩은 종종 더 높은 가격을 요구하며 마케팅 유형은 이러한 비싼 부품의 이익 마진을 떨어 뜨리는 것을 원하지 않습니다.

따라서 오버 클럭킹을 통해 많은 것을 해결할 수 있습니다.

또 다른 가능한 제한 조건은 칩을 세트 (칩 세트)로 사용해야 할 때 발생합니다. 이러한 경우, 칩의 속도는 세트 내의 다른 칩의 한계에 의해 제한 될 수있다.

Answer 2

일반적으로 목표 시장, 성능 ​​및 파워 포인트를 고려하여 프로세스가 시작됩니다 (예 : 전화에서는 지나치게 뜨거워지지 않고 소멸 될 수있는 전력량에 대한 엄격한 제한이 있음). Simplistically, 속도와 파이프 라인 깊이는 반비례 관계입니다. 파이프 라인 단계를 추가하면 더 높은 클록 주파수, 비용 영역 및 비용 분지 잘못 지시 패널티가 허용됩니다.

마이크로 아키텍처 수준에서는 충족해야 할 주요 장치 주파수가있는 경우 다른 위치에서 약간의 타이밍을 이기기 위해 수행 할 수있는 약간의 절충안이 있습니다.

로직 깊이에 대한 엄지 손가락 계산이 있지만 일반적으로 전체 설계 플로우와 정적 타이밍 분석 (값 비싼 복잡한 시뮬레이션 도구 사용)을 사용하는 반복 프로세스입니다.