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매핑 프로세스를 사용자 정의하기 위해 자체 셀 라이브러리를 만들려고합니다. 누구든지 도구에 새 셀 라이브러리를 포함하는 방법에 대한 아이디어가 있습니까?기존 셀 라이브러리 확장
https://github.com/cliffordwolf/yosys/tree/master/examples/cmos
셀 라이브러리 : cmos_cells.lib
합성 스크립트 : counter.ys
A
답변
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자유 (lib 디렉토리)에서 라이브러리에 매핑하는 예제 프로젝트 형식입니다.
감사 클리포드 여기 – AbdelAziz
여기에 사용 된 .lib 파일의 정확한 구문과 의미를 어떻게 알 수 있습니까? 또한 .lib 파일에 언급 된 각 셀을 구현하는 일치하는 Verilog 디자인을 .lib 파일에 제공해야합니까? 어떻게 작동하는지 더 잘 이해할 수 있도록 참고 자료를 제공해주십시오. – AbdelAziz
@AbdelAziz 자세한 내용은 "Liberty File Format"에 대한 google을 참조하십시오. 아니, 당신은 세포의 verilog 모델을 제공하기 위해 neet하지 않아도, 자유 파일은 필요한 모든 정보를 포함하고 있습니다. – CliffordVienna