의 Verilog : 비트 슬라이스 벡터 두 번

Question

한다고 가정 우리는 128 비트 등록이 있습니다

reg [127:0] line; 

그리고 우리는 먼저 그것의 32 비트 단어를 선택하고,이 단어에서 모든 사용하여 슬라이스를 바이트를 선택

word = line[(127-32*byte_addr[3:2])-:32]; 
byte = word[7:0]; 

잘 작동합니다. 그러나 두 사업자를 합치 지 않으면 동일한 라인에서 허용되지 않는 것으로 보입니다.

mybyte = line[(127-32*byte_addr[3:2])-:32][7:0]; //all the hell breaks loose 

불행하게도 나는이 금지 SV의 3.1A 사양의 명확한 규칙을 찾을 수 없습니다.

Answer 1

당신의 SystemVerilog의 3.1A 사양을 삭제하고 섹션 11.4.12에 설명 된 free copy of the 1800-2012 LRM

병합 연산자는 당신이 원하는 것을 얻을 바랍니다.

mybyte = {line[(127-32*byte_addr[3:2])-:32]}[7:0]; 

Answer 2

1800년에서 2012년까지 LRM 말한다 (7.4.6)

패킹 배열 또는 가정 정수 타입 의 일부분을 선택할 수식이 0

까지 넘버링되는

part-select라는 용어는 팩형 어레이의 하나 이상의 연속 비트 중 하나를 선택하는 것을 의미합니다.

파트 - 셀렉트의 파트 - 셀렉트에 대한 언급이 없습니다.

line을 다차원 적으로 만들 수 있습니까? 같은 것

reg [3:0][7:0] line [3:0]; 

이렇게하면 색인 생성이 간단 해집니다.