Verilog 모드에서 regexp를 사용하여 I/O 포트 선언을 제거하는 방법

Question

abc_d 모듈을 인스턴스화하려고하는데 상위 모듈의 I/O 포트로 모든 포트를 선언하고 싶지는 않습니다. ex_out_port을 output 포트로 지정하려면 제외하고 싶습니다.

module abc(/*AUTOARG*/); 
/*AUTOINPUT*/ 
/*AUTOOUTPUT*/ 
/*AUTOWIRE*/ 
abc_d u_abc_d(/*AUTOINST*/); 
endmodule 
//Localvariables: 
//verilog-auto-output-ignore-regexp:("ex_out_port") 
//END: 

예상 코드 :

module abc (/*AUTOARG*/ 
/Inputs 
input port1; 
input port2; 
/Outputs 
output port3; 
output port4; 
/*AUTOWIRE*/ 
wire ex_out_port; 

//Instance 
abc_d u_abc_d(/*AUTOINST*/ 
.port1 (port1), 
.port2 (port2), 
.port3 (port3), 
.port4 (port4), 
.ex_out_port (ex_out_port)): 
endmodule 

관련 이미 대답 질문 :

• Using Regular Expressions for Verilog Port Mapping
• using emacs auto's to instansiate a stub module (inputs=0, outputs=[]

Answer 1

귀하의 verilog-auto-output-ignore-regexp이 약간 꺼져 있습니다. 내가 어떤 코드 예제 문서 또는 FAQ를 gnore - 정규 표현식을 찾을 수 없습니다 "ex_out_port"

//verilog-auto-output-ignore-regexp: "ex_out_port" 

주위에 괄호를 삭제 한 후 작동합니다. https://www.veripool.org/boards/15/topics/1635-Verilog-mode-Scope-for-AUTO_LISP-

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을 참고 : 나는 (Verilog에 모드의 소유자)가 veriloop 사이트에서 포럼의 한 예를 발견했다 당신이 엄격의 Verilog-1995 구문을 다음 또는를 Verilog 모드의 오래된 버전을 실행하지 않는 한, 의 Verilog-2001부터 지원되는 ANSI 스타일의 헤더에

module abc(/*AUTOARG*/); 
/*AUTOINPUT*/ 
/*AUTOOUTPUT*/ 
/*AUTOWIRE*/ 

:

module abc(
/*AUTOINPUT*/ 
/*AUTOOUTPUT*/ 
); 
/*AUTOWIRE*/ 

그것은 기능적 인 변화를 고려할 수 있습니다 적은 수의 생성 된 코드 행을 사용하여 행동 학적으로 동일합니다.