Verilog 카운터 : 항상 차단 외부에 랩 사용

Question

나는이 코드를 가지고 있습니다 : couter. 입력 : clk, rst_n, 활성화,로드. output : out, wrap 내 목표는 wrap 용 assign 문과 함께 사용하는 것입니다. 어떻게해야합니까?

module counter # (parameter N = 4) (

input clk, rst_n, enable, load, 
input wire [N-1:0] data, 
output reg wrap, 
output reg [N-1:0] out 

); 
always @(posedge clk or negedge rst_n) 

if (!rst_n) begin 
out <= 0; 
wrap <= 1'b0; 
end  
else if (load) 
begin 
out <= data; 
wrap <= 1'b0; 
end  
else if (enable) 
begin 
out <= out + 1'b1; 
wrap <= (out+ 1'b1)==1'b0; 
end 

Answer 1

는 wrap가 변수로 선언 번 assign 문을 사용할 필요가 없습니다. 코드를

module couter (input wire clk,rst_n,enable,load, 
       output var logic [N:0] out, logic wrap);