SystemVerilog의 매개 변수 종속적 case 문

Question

순차 논리 내부에 case 문이 있습니다 (항상 블록이 clock의 posedge에서 활성화 됨). 이 케이스는 매개 변수 PARAM에 따라 비트 폭이 다른 변수 var을 평가합니다. var 가능한 값을 모두 커버해야 case 문에 걸릴 수 있으며 값은 PARAM에 따라 다릅니다. 예를 들어, PARAM이 32이면 var은 5 비트이므로 32 개가 있어야합니다. PARAM이 16 인 경우 var은 4 비트이며 16 개의 사례가 필요합니다. 이 case 문은 또한 if 문이 중첩되어 있기 때문에 순차 논리 외부로 가져 오는 방법을 생각하기가 어렵습니다 (조건부 generate 문에 대해 이미 생각했습니다). 이 작업을 수행하는 방법에 대한 아이디어가 있습니까? 아래의 구조에 대한 의사 코드이다 : PARAM은 기본 값을 취하는 경우, 위의 예에서

module a 
#(parameter PARAM = 8, 
    parameter WIDTH = $clog2(PARAM) 
) 
... 
input logic [WIDTH-1:0] var 
... 
always @(posedge clk) 
    begin 
    if(...) 
     begin 
     if(...) 
      begin 
      case(var) 
       3'd0: 
       3'd1: 
       3'd2: 
       3'd3: 
       3'd4: 
       3'd5: 
       3'd6: 
       3'd7: 
       default: 
      endcase 
      end 
     end 
    end 

는, (8), (8) 경우가있을 것이다. 그러나 인스턴스화시 PARAM이 4 인 경우 4 개의 사례 만 있어야합니다.

미리 감사드립니다.

Answer 1

val, a, b, c 및 d가 무엇인지 설명하면 도움이 될 것입니다. 여기 내가 할 수있는 최선의 방법이 있습니다.

always @(posedge clk) 
    begin 
    if(...) 
     begin 
     if(...) 
      begin 
      if (param == 1 && (var inside {a,b})) 
       branch = var; 
      else 
       branch = a_value_that_is_not_a,b,c,d; 
      case(branch) 
       a: 
       b: 
       c: 
       d: 
       default: 
      endcase 
      end 
     end 
    end