Verilog의 부동 소수점 구분

Question

real 데이터 형식을 사용하는 시스템 Verilog에서 부동 소수점 숫자를 사용하고 싶습니다. 다음 코드를 시도했지만 작동하지 않는 것 같습니다. 나는 2.500000을 기대하는 2.000000을 얻고 있습니다.

모듈 :

module real_check(input [31:0]a, [31:0]b, 
        output real c); 
    assign c = a/b; 
endmodule 

테스트 벤치 :

module tb_real_check(); 

real c; 
reg[31:0] a, b; 
real_check dut(a, b, c); 

initial 
begin 

    a <= 5; 
    b <= 2; 
    #50; 
    $display("Answer : %f ", c); 

end 
endmodule 

Answer 1

당신은 integer division을 다하고 있습니다. int/int (reg[31:0]/reg[31:0])을 계산할 때 결과는 정수입니다. 따라서 5/2을 계산하면 2.5이 잘 리면에서 2으로 바뀌어 부동 소수점 (real) 숫자가 2.000...으로 변환됩니다. 부동 소수점 나누기 (은이 십진수를 버리지 않음)를 원할 경우 피연산자 (부동 소수점 & 제수)를 부동 소수점으로 사용해야합니다.

그래서, 코드를 해결하기 위해, 모듈은 입력으로 두 개의 부동 소수점 숫자를 취할 필요가있다 :

module real_check(input real a, real b, 
        output real c); 

을 그리고 당신의 테스트 케이스에, 당신은 부동 소수점 숫자로 a 및 b를 선언해야합니다

real a, b;