yosys가 내 Verilog 소스에 대해 무엇을하는지 이해하려고 노력하고 있으므로 프로세스를 스크립트에 삽입했습니다. 나는 이것이 설명서가 ILANG로 묘사 한 내용에 있다고 생각합니까? Verilog를 읽은 후 즉시 덤프를 살펴보면 중요한 일이 사라 졌다고 생각됩니다. 예를 들어 아스키 문자 코드를 매핑하는 일련의 매개 변수 정의가 있습니다. 이들은 ILANG에 나열되지만 값은 없습니다.yosys rtlil 덤프가 불완전하다
이 출력의 형식과 해석을 설명하는 설명서가 있습니까? Yosys는 코드의 상당 부분을 버리는 것처럼 보였습니다. 지금까지는 내 소스 코드와 관련된 것들을 어떻게 폐기할지 결정할 수 없었습니다.
매개 변수가 HDL 프런트 엔드로 대체되었습니다. ILANG 내부에서는 가치가 아니라 매개 변수의 존재만을 기억합니다.
Yosys
내 코드 나는 그것을 의심
의 큰 부분을 폐기 할 것 같다. 다시 말하면 부품을 처리 한 후 폐기하고 더 이상 필요하지 않은 부품을 폐기한다는 의미가 아니라면 이 경우 당신은 물론 정확하지만이 문제에 대해서는 어떤 문제도 보이지 않습니다. 예를 들어, C 컴파일러는 코드 생성 단계에서 원래 C 코드에 대한 많은 정보를 잊어 버립니다.
불행히도 귀하의 요점을 보여주는 예는 제공하지 않습니다. 좋은 질문을 쓰는 방법은 Yosys F.A.Q.의 질문 1과 mcve howto을 참조하십시오.
문제가 해결되었습니다. 이유는 모르겠지만 칩이 초기화 될 때 전원을 켜거나 다시 프로그래밍하여 첫 번째 문자 (경우에 따라 처음 두 개)가 손상되었을 수 있습니다. 나는 이것을 처리 할 수있는 코드 내에서 추가 상태를 코드화 할 수 있었기 때문에 실제로는 답이 아니라 해결 방법이되었습니다. IceStick 보드의 리셋 신호가 정상적으로 초기화되는지 알고 싶습니다. 그렇지 않으면 부패의 원인이 될 수 있습니다. 쓰레기 문자가 사라지면 모두 제대로 작동하는 것 같습니다.
내 코드는 상당하고 아마도 코드의 상당 부분이 폐기되는 오류가 포함되어 있지만 오류가 어디 있는지 알지 못하고 지금까지 버려진 비트를 내 출처 요시스를 사용해서 나는 진전을 이룰 수 없다. 나는 내 소스 코드 사본을 전자 메일로 보냈지 만, 분명히 바쁜 사람이라면 정크 메일로 건너 뛰었을 것입니다. 나는 알테라 보드와 함께 Quartus 개발 소프트웨어를 사용하는 것에 뒤 떨어지고있다. Yosys보다 느리지 만 메시지가 더 유용합니다. –
지금 귀하의 프로젝트를보고 있습니다. (귀하의 이메일에 회신하지 않으셔서 죄송합니다.) 테스트 벤치는 어디에 있습니까? – CliffordVienna
이제 Quartus 개발 소프트웨어를 사용하여 Altera 보드에서 실행하고 있습니다. 버그를 수정하고 Verilog를 Icestick 버전으로 다시 전송하여 최상위 수준의 내용을 약간 변경했습니다. S_CLEAR_1 상태로 이동 한 후 다시 멈 춥니 다. Verilog 시뮬레이터에 대한 경험이 없지만 권장할만한 것이 있으면 배우게되어 기쁩니다. –