<signal>은 일정하지 않습니다.

Question

우선, 같은 제목의 또 다른 질문이 here입니다. 그러나, 그것은 나를 돕지 않았다. 모든 솔루션을 시도했지만 여전히 동일한 오류가 발생합니다. 여기

module RGB(input logic clk, 
      output logic OE, 
      output logic SH_CP, 
      output logic ST_CP, 
      output logic reset, 
      output logic DS, 
      output logic KATOT); 

내 논리입니다 : 여기

내 모듈

always@(*) 
begin 
    if(i > 3 & i < 28) 
    begin 
     DS <= message[i-3:i-3]; // Here is the error line 81 
    end 
    else 
    begin 
     DS <= 1'b0; 
    end 
end 

:

이

logic [23:0]message; 
logic [7:0] red; 
logic [7:0] green; 
logic [7:0] blue; 

assign red = message[23:16]; 
assign green = message[15:8]; 
assign blue = message[7:0]; 

logic f; 
logic e; 

logic [7:0]counter; 
int i = 1; 
int a = 0; 
int d = 0; 

마지막으로, 여기 부분이 오류를 받고 있어요 곳

고마워요, 좋은 하루 되세요.

Answer 1

문제는 내가 항상 당신이 BTW

DS <= message[i-3]; 

을 의미 생각 정확한 오류 메시지에 언급하고 정확한 선을 보여,이 식

DS <= message[i-3:i-3]; 

의 범위입니다.