SystemVerilog Constraint, n 번째 반복마다 값 고정

Question

class Base 
rand bit b; 
// constraint c1 { every 5th randomization should have b =0;} 
endclass 

정적 변수를 만들고 그 변수를 업데이트 한 다음 제약 조건에서 % 5 %가 0인지 확인한 다음 b = 0으로 만들 수 있음을 알고 있습니다. 그것을 할 수있는 더 좋은 방법이 있습니까? 감사.

Answer 1

카운트를 정적으로 만들 필요가 없습니다. 단지 랜덤하지 않아도됩니다.

class Base; 
    rand bit b; 
    int count; 
    constraint c1 { count%5 -> b==0;} 
    function post_randomize(); 
    count++; 
    endfunction 
endclass 

Answer 2

최대 한도 인 b을 알고 있다면 다음과 같은 제약 조건을 쓸 수 있습니다.

constraint abc 
{ 
    b dist {0:=20, 1:=80} 
} 

이 80에, 1의 무게를 20에 0의 무게를 만들 것입니다. 따라서이 방법으로 5 회 임의화할 때마다 0이 한 번 발생합니다.