Verilog를 시뮬레이션 오차 10.4 SE

Question

CODE하십시오 2x4_decoder의 // 게이트 레벨 안내

module decoder_2X4_gates(D,A,B); 
output [0:3] D; 
input A,B; 
wire A_not, B_not; 
not f1(A_not,A); 
not f2(B_not,B); 
nand f4(D[0],A_not,B_not); 
nand f5(D[1],A_not,B); 
nand f6(D[2],A,B_not); 
nand f7(D[3],A,B); 
endmodule; 

ERROR : 읽을 수없는 "스타트 (-L)를"어레이 이러한 요소

불러 오기 취소

Answer 1

파형 창에서 값을 강제로 가져 오는 것과 관련하여 확실하지 않지만 테스트 벤치를 생성하면 시뮬레이션을 실행하고 결과를 볼 수 있습니다.

예 :

module tb; 

    reg A;  //Test Input 
    reg B;  //Test Input 
    wire [3:0] D;//Test Output 

    //Device Under Test 
    decoder_2X4_gates dut (
    .A (A), 
    .B (B), 
    .D (D) 
); 

    //Test Program 
    initial begin 
    A=1'b0; 
    B=1'b0; 
    #1ps $displayb(D); 

    #1ns; 
    A=1'b1; 
    B=1'b0; 
    #1ps $displayb(D); 

    #1ns; 
    A=1'b0; 
    B=1'b1; 
    #1ps $displayb(D); 


    #1ns; 
    A=1'b1; 
    B=1'b1; 
    #1ps $displayb(D); 

    $finish; 
    end 

endmodule 

EDA Playground에 이러한 동작하는 예제가있다.