modelsim

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"after"가 Modelsim에서 작동하지 않습니다.

Modelsim에서 직렬 덧셈기의 행동 모델을 만들려고합니다. 그래서 디자인에서 Carry_out을 Carry_in으로 1 클럭주기 후 전달하려고합니다. 디자인은 다음과 같습니다 1 비트, 2 개의 n 비트 수에서 각각 캐리와 함께 가산기를 입력합니다. 처음에는 캐리가 0이지만 다음 클럭 사이클에서 이전 비트의 추가로 인한 carry_out이 carry_i

vhdl modelsim 2017-11-01

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Verilog의 출력 파일에 32 줄의 출력을 모두 쓸 수 없습니다.

파일에서 읽고 평가 한 모든 값을 텍스트 파일로 출력하는 테스트 벤치를 작성하려고합니다. 하지만 출력 파일에서 32 줄 대신 1 줄만 얻을 수 있습니다. 누군가가 약간의 빛을 비출 수 있습니까? `timescale 100ns/1ps module multtest; reg clk,reset; reg signed [7:0] a, b; reg signed

verilog fwrite modelsim 2017-04-17

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Modelim을 -c 플래그와 대화식으로 실행할 때 과도한 버퍼링을 끄는 방법은 무엇입니까?

-c 플래그를 사용하여 modelsim을 실행할 때 콘솔 프린트의 과도한 버퍼링을 끄는 방법은 무엇입니까? 예 : C:\> vsim -c VSIM> source run.do run.do는 설계를 컴파일하고 10 밀리 초만 실행하는 모델 스크립트입니다. 이 문제는 스크립트에서 vsim 명령을 실행하면 Ctrl-C를 누를 때까지 모든 출력이 버퍼링되거나

verilog modelsim 2017-11-06

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왜이 VHDL 코드가 컴파일되지 않는지 아는 사람 있습니까?

왜이 VHDL 코드가 컴파일되지 않는지 아는 사람 있습니까? 이 2 개의 16 비트 입력 및 AB 값 및 16 비트 출력을 제공 받아 F 16 비트 ALU의 일부 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL;

vhdl modelsim 2017-09-18

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ModelSim/QuestaSim에서 라이브러리를 삭제하는 방법은 무엇입니까?

나는이 소프트웨어에 대해 많은 프로젝트를 수행했으며 쓸모없는 라이브러리를 삭제하려고합니다. 이제는 새로운 프로젝트를 시뮬레이트하기 위해 오류가 발생합니다. 가장 좋은 방법은 오래된 파일 (라이브러리)을 삭제하는 것입니다.

vhdl modelsim 2017-11-16

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Verilog 항상 블록 내부의 모듈 인스턴스화. 곱하기에 대한 덧셈기 사용

두 개의 53 비트 숫자를 곱하기위한 코드가 있습니다 (아래에 쓰여 있습니다). 두 개의 다른 106 비트 레지스터를 사용하여 shift-add 전략을 사용하고 있습니다. 이 코드는 정상적으로 작동합니다. 이제 나는 또 다른 53 비트 고도로 최적화 된 hans carlson 덧셈기 모듈을 형식으로 작성했습니다 : 모듈 hans_carlson_adder (

module verilog instantiation modelsim 2017-05-10

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어떻게 하나 이상의 출력을 가진 verilog에서 combinational user define primitive (UDP)를 정의 할 수 있습니까?

내가 알고 싶은 질문에서 언급했듯이 하나 이상의 출력을 가진 UDP를 정의하는 것이 가능합니까? 나는 번들 출력을 다음과 같이 만들려고 시도하지만 오류가있다. 내가 8 비트 접두사 가산기에 대한 코드를 작성하기 위해 노력하고있어 나는 G와 P. 이 값을 계산하기 위해 UDP로 작업을 정의 할 것은 코드 : primitive preaddprimitive(pg

system-verilog modelsim 2017-03-25

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modelsim 프로그래밍 60 카운터 (오류로드 디자인)

내 코드가 잘 컴파일되고 있지만 시뮬레이션 할 때 작동하지 않습니다. "오류 로딩 디자인"이 표시됩니다. 나는이 모듈들 중에서 입출력 포트가 잘못되었다고 생각한다. 하지만 그들을 찾을 수 없습니다 .. 내 코드에서 오류가있는 곳에서 도와주세요. modulo_60_binary의 내 y 신호는 두 위치에서 구동되고 module tb_modulo_60_binar

verilog counter modelsim 2017-05-21

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결정 카운터, ModelSim을

난 당신이 볼 수 있듯이, 내가 라운드 로빈 카운터를 만들기 위해 노력하고있어 module rr_arbiter ( clk, // positive edge trigger reset, // negative edge trigger req0, req1, req2, req3, grant0, grant1, grant2, grant3, priority, prio

verilog counter modelsim 2017-12-06

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UVM의 매개 변수화 된 클래스 선언 오류

uvm_object에서 확장 된 매개 변수화 된 클래스를 사용하려고합니다. class som_util #(int entry_w=2) extends uvm_object; `uvm_object_utils(som_util) "Some other static functions using the parameterized variables" endclass

system-verilog modelsim uvm questasim synopsys-vcs 2017-04-15

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