modelsim

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ModelSim에 testbench 작성하기

Verilog에서 ModelSim에 테스트 벤치를 작성하려고합니다. 필자는 테스트 벤치 용 코드와 테스트중인 모듈을 작성했습니다. 그러나 컴파일하는 동안 컴파일이 실패했다는 오류가 표시됩니다. 테스트 벤치 코드를 별도의 모듈에 작성해야하며 테스트중인 모듈에도 동일하게 작성해야합니까? //Writing a test bench module test_bench

verilog modelsim 2015-01-26

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"thereg"레지스트리 파일에 값을 강제로 넣을 수 없습니다.

module myRegister (input clk, input [3:0] write, input [3:0] read1, input [3:0] read2, input [3:0]writedata); reg[3:0]thereg[7:0]; reg [3:0]readdata1; reg [3:0]readdata2; always @(posedge c

module verilog clock cpu-registers modelsim 2015-02-05

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디자인 모델을로드하는 중 오류가 발생했습니다. PE 학생용 버전 10.4

저는 알파라고 불리는 새 프로젝트를 만들고, 새로운 파일 test.vhd를 만듭니다. 내가 프로젝트 알파에 test.vhd를 추가 library ieee; use ieee.std_logic_1164.all; entity d_latch is port( data_in:in std_logic; data_out:out std_logic; enable:i

vhdl modelsim 2015-02-06

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ModelSim onbreak에서 트리거 된 어설 션의 컨텍스트 가져 오기

ModelSim (6.5 PE)에서 TCL 스크립트 (TCL 버전 8.4)를 사용하여 VHDL 코드의 단위 테스트를 자동화하려고합니다. relevant TCL-reference manual을 기반으로 다음과 같이 onbreak {} 명령을 사용하여 어설 션을 처리 할 수 ​​있습니다. 제어 된 방법으로 시뮬레이션을 계속하거나 중지 할 수 있습니다. 그러나

tcl vhdl modelsim 2015-01-08

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VHDL - "run"을 보낼 때 ModelSim 테스트 벤치가 멈춤

테스트 벤치 관련 문제가 있습니다. 푸리에 변환을 계산하기위한 하드웨어 버터 플라이 알고리즘을 개발 중입니다. 내가 시도하려는 것은 일련의 입력 데이터 파일 (32 비트 벡터)을 읽고 다른 출력 파일에 출력을 쓰는 것입니다. 입력 파일은 Ar.txt, Ai.txt, Br.txt, Bi.txt, Wr.txt 및 Wi.txt입니다. 출력 파일은 Ar_OUT_T

io vhdl modelsim 2015-01-09

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vsim 명령을 호출하는 일괄 파일

vsim -c -do test.tcl을 호출하는 일괄 처리 파일이 있습니다. 작업이 끝나면 더 많은 코드를 실행하고 싶습니다. 문제는 명령 줄에서 vsim 명령에 머물러 있으며 배치 파일의 다음 명령을 실행하기 위해 돌아 가지 않는다는 것입니다. 과 같이 : VSIM -c -do test.tcl < ---- 존재하는 경우 여기 붙어 TEST1 델 TEST1

batch-file modelsim 2015-01-14

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Verilog를 시뮬레이션 오차 10.4 SE

CODE하십시오 2x4_decoder의 // 게이트 레벨 안내 module decoder_2X4_gates(D,A,B); output [0:3] D; input A,B; wire A_not, B_not; not f1(A_not,A); not f2(B_not,B); nand f4(D[0],A_not,B_not); nand f5(D[1],A_not

verilog modelsim 2015-01-20

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치명적인 오류가

이 내가 내가이 오류, C에서 ForLoop 루프 (# 치명적인 오류가 ModelSim을 그것을 시뮬레이션 오류 봉오리가없는 컴파일에서 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use ieee.std_logic_arith.all; use ieee.numer

vhdl fatal-error modelsim 2015-01-20

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세그먼트 BCD 7 Verilog에 디코더

나는 7 세그먼트 디코더에 bcd 시뮬레이션을위한 코드를 작성하고 있습니다. 내가 그렇게 할 때, 나는 (ModelSim에서) 파형 창에 빨간색과 파란색 선이 표시되는데 이는 입력이 구동되지 않고 출력이 정의되지 않은 상태임을 의미합니다. 하지만 값을 강제로 코드를 실행하면 올바른 결과가 표시됩니다. 이 문제는 내 테스트 벤치에 있다는 것을 알 수 있습니다

verilog modelsim 2015-02-03

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오류를 수정하는 방법 "인덱싱 된 이름을 해결할 수 없습니다"

I이 코드를 Modelsim에서 작성하고 감속하지만 구성 요소에서 "인덱스 된 이름 유형 std_ulogic을 유형 std_logic_vector로 해결할 수 없습니다"오류가 발생합니다. 그것을 고치는 방법? 내 구성 요소의 library IEEE; use ieee.std_logic_1164.all,ieee.numeric_std.all,Work.all;

vhdl modelsim 2014-12-24

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