modelsim

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    구조적 변환 문제에 대한 행동 VHDL

    행동 유형에서 Rabin Miller 알고리즘에 대한 소수 테스트를 설계했습니다. 모듈을 만드는 데 함수를 사용했습니다. 불행히도, Quartus를 통해 알테라 킷에서 합성하려고 시도했을 때, 그 기능이 합성되지 않는다는 것을 깨달았습니다. 여기서 전체 프로그램을 작성하고, 필자는 시니어 디자인 프로젝트만큼 구조적으로 바꿀 수있는 힌트를 적어도 제공해야합니
    vhdl hdl modelsim altera 2014-02-26

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    Modelim 시뮬레이션로드 관련 문제

    Modelsim 관련 문제가 있습니다. 시뮬레이션에서 테스트 벤치를로드 할 수 없습니다. 내 테스트 벤치 및 코드는 다음 테스트 벤치 library IEEE; use IEEE.numeric_std.all; use IEEE.std_logic_1164.all; library work; use work.pack1.all; entity
    vhdl modelsim 2013-11-27

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    VHDL : 변수가있는 WHEN - ELSE 문을 사용하십시오.

    문제가 있습니까? 테스트 벤치의 일부 값을 변환하는 패키지에 함수를 작성하고 있습니다. 출력이 최대 값을 초과하는지 확인하고 싶은 경우 최대 값으로 설정하려고합니다. 내가 피곤하면 다음을이었다 -- vec_in: 0...1023, returns -14...23.5 dB function conv_dac602_scale ( vec_in : st
    vhdl modelsim 2014-03-13

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    VHDL 시뮬레이션에서 <signal> = 1이 사실이 아닐 때까지 대기

    아래 코드는 내가 실행중인 코드입니다. 제 질문은 왜 ModelSim에서 제 3의 wait until 트리거가되지 않습니다? 콘솔 출력은 간단히 GOT HERE입니다. 결코 라인 GOT HERE 2에 도착하지 않습니다. 나는 그 조건이 사실이기 때문에 같은 두 번 연속으로 두 번이나 괜찮을 것이라고 생각할 것이다. 나는 거기에 이벤트를 추가하지 않았기 때문
    vhdl fpga modelsim 2013-12-09

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    패키지의 VHDL 외부 이름 목록

    VHDL 패키지를 작성하여 테스트 벤치에서 사용할 외부 이름 목록을 작성하려고합니다. 패키지에 외부 이름을 선언 할 수 있는지는 모르겠지만 컴파일러에서 오류가 발생하지는 않습니다. 내가 ModelSim을의 10.0b 내 테스트 벤치를 시뮬레이션하려고하면 그러나 나는 디자인을로드하여 오류를 얻을 : 는 신호를 참조 할 수 없습니다 ...이 정교되기 전에. 컴
    package external vhdl modelsim 2013-12-13

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    자일링스에서 실행할 때 모델링 오류 vsim-3421 ISE 14.2

    VHDL 코드를 설계하고 테스트했습니다. ISIM (자일링스 시뮬레이터)을 사용하여 코드를 테스트했습니다. ISIM은 버그가있어서 모델 10 SE로 전환했습니다. 내가 자일링스 ISE를 통해 ModelSim을 실행할 때 내가 ModelSim을에서 오류 다음 얻을 는 는 치명적인 : 값 -14 7. 에 범위 -7 벗어 (VSIM-3421) 내 관련 VHDL
    modelsim 2013-12-17

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    VHDL 2008 일반 유형 기능을 사용하여 유사 동적 유형 생성

    VDHL 2008의 일반 입력 기능을 사용하여 여러 가지 유형의 데이터를 보유 할 수있는 레코드를 만들려고합니다. 나는 그 코드를 합성하려하지 않는다. 내 테스트 설정은 다음과 같습니다 당신이 볼 library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use ieee.math_real
    vhdl modelsim 2014-03-27

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    VHDL - 디스플레이 내가 1 초 일시 정지 (그래서 basicly 시계 0-9)과 '화면'에서 0-9에서 숫자를 표시합니다 VHDL에서 프로그램을 작성해야

    1 초 일시 정지와 0-9의 숫자 및 additionaly 전 ModelSim을 체크인해야하므로 나를 더 힘들게 만듭니다. 저는 그러한 도움을 요청해서는 안되는 것을 알고 있지만 제 대학에만 필요합니다. 나는 VHDL에서 초보자 그리고 난 너무 단서가/솔루션 좋을 텐데 그것을 배운 적이 없다. 내가 같이 STH를 사용할 필요가 알고 LIBRARY ieee;
    vhdl modelsim 2014-02-10

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    다른 구성 요소 "포트 매핑"(잘못된 명령문) VHDL 내의 구성 요소 호출 VHDL

    내 프로그램에서 혼란스러운 문제에 직면하고 있습니다. 내 프로그램에서 구성 요소를 매핑 (호출)해야합니다. 또한, 구성 요소 내부에, 나는 VHDL에서 불법 다른 포트 매핑 (호출) 할 필요가있다. 이 문제에 대한 대체 솔루션이 있습니까? 여기에 내가 의미했던 것의 예가있다. component binary_integer_1 is port (b1: in s
    vhdl fpga hdl modelsim altera 2014-02-19

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    ModelSim을 컴파일러 동일하지의 Quartus

    내가 요즘 시뮬레이션을 수행하는 ModelSim을 사용하던, 그리고 문제가 나에게 와서 으로, 즉 : 그리고 thers이 같은를 Verilog 코드의 조각이었다 if (cnt == `END_CNT) ... reg [7:0] cnt; always @(posedge clk) if (en) cnt <= cnt +1; ... 이는 할
    variables verilog definition modelsim 2014-01-08
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