vhdl

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내 포인트 (SQ_X2, SQ_Y2)를 2D 평면 (TFT-LCD에서)으로 이동시키고 싶습니다. 다음은 내 코드의 일부입니다. PSW (푸시 버튼 스위치)를 누르고 점을 x 또는 y로 5 회 움직입니다. 그리고 하나의 프로세스 문에서 다음 코드를 병합 할 때 "그 잘못된 동기 설명"오류가있는 문제가 있습니다. 하지만이 문제를 피하기 위해 4 Process

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VHDL : 생성 블록의 반복자를 std_logic_vector로 변환하는 방법은 무엇입니까?

generate 내부의 정수에서 binary std_logic_vector를 가져 오려고합니다. 예를 들어 , 0 -> 0000 1 -> 0010 ... 15 - -> 1,111 > 0001 2 각 정수에 대해 16 개의 if-else 문을 쓸 수는 있지만이 아이디어는 마음에 들지 않습니다. 나는 두 가지 방법을 사용하려고했습니다 (? 나는 많은 16 개

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각각의 카운트 vhdl

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity A is Port ( clk : in STD_LOGIC; reset: in std_logic; -- reset inp

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VHDL은 - 문

이 같은 VHDL에 정의 된 프로세스 (나는 문이 불필요한 경우의 조건의 일부를 알고 있지만 나는 지금 그 무시 해요) 한 경우 중첩 : LSPflag : process(xcolumn, yrow, picture_q_s) -- output of process depends on xcolumn and yrow variable RGB : RGB_type

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VHDL : 할당 할 수 없습니다 시스템 클럭 (Sys_Clk는) 내가 시뮬레이션 결과를 업로드 한 다음

신호. 강조 표시된 부분에서 syshclk를 두 신호에 할당해야합니다. 정의 된 sclk_1 및 sclk_2 신호에서 약간의 지연 후 시스템 클럭 (sys_clk)을 할당하기 위해 vhdl 코드를 작성했습니다. 코드를 실행하고 실행하면 카운터가 25로 계산 된 후 시뮬레이션에서 두 신호의 상태가 시스템 클럭 (Sys_Clk) 대신 단순히 하이 (로직 레벨

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요구 도움

내가 * 4 VHDL에 RAM (16)에 대한 코드를 작성하려고하고 코드는 다음과 같습니다이오고있다 오류입니다 entity RAM_16_4 is Port (clk : in STD_LOGIC; WR : in STD_LOGIC; add : in STD_LOGIC_VECTOR (3 downto 0); Di : in STD_LOG

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FPGA의 네 구석에 디자인을 구현하는 xillinx 배치 제약

FPGA의 네 구석에 내 HDL 디자인을 구현하고 싶습니다. 어떻게해야합니까? ISE에서 HDL 코드를 합성 한 후에 FPGA에서 내 디자인을 어떻게 배치 할 수 있습니까? FPGA 편집기를 사용할 수 있습니까? 아니면 미리 계획할까요? 이 도구들을 어떻게 구성 할 수 있습니까? 도와주세요.

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선형 방정식을 사용하여 시드로 VHDL- 의사 난수 생성?

난수 생성기를 VHDL로 쓰는 데 문제가 있습니다. 선형 방정식을 사용하여이를 시도했지만 Xilinx 컴파일러는 구문에 대해 계속 불평합니다. 코드는 클럭 입력을 사용하며 보드에는 시드를 입력하는 데 사용되는 7 개의 스위치가 있습니다. 거기에서, 그것은 모든 대수학입니다. 또는 그래서 나는 희망했다. entity RandNumSeqGen is P

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VHDL : 함수가 엔티티 포트의 입력으로 반환 한 제약없는 배열을 처리하는 방법은 무엇입니까?

나는 꽤 일반적인 VHDL 코드를 작성하려고하는데, 나는 표준을 충분히 이해하지 못하는 상황 인 을보고있다. (나는 VHDL-2008을 사용 입니다.) 내가 구속 std_logic_vector (들)에서 작동하고 구속 std_logic_vector을 반환하는 함수를 작성했습니다. 그러나, (constrained) std_logic_vectors 두 개를 전

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hdl의 파이프 라인 muxes

파이프 라이닝 할 때 디지털 회로에서 클럭 속도가 어떻게 증가하는지 평가하는 간단한 테스트를하고 있습니다. 2 5to1과 1 2to1을 사용하여 10to1 멀티플렉서를 파이프 라인합니다. 나는 FPGA 신디사이저 (알테라)에서 약간의 클럭 속도 증가를 얻는다. 그 다음에는 5to1 멀티플렉서를 2to1과 3to1 및 적절한 레지스터로 대체하여 스테이지를 하