xilinx

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    Vivado 2015.1 VHDL 입력/출력 위반

    내가 Nexys 4 DDR의 튜토리얼을 통해 얻고 나는 간단한 MUX library IEEE; use IEEE.STD_LOGIC_1164.ALL; library UNISIM; use UNISIM.VComponents.all; -- Uncomment the following library declaration if using -- arithme
    vhdl xilinx vivado 2017-11-17

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    yocto 빌드 중 mtd-utils 오류

    을 meta-swupdate과 https://github.com/Xilinx/yocto-manifests 및 https://github.com/sbabic/meta-swupdate에서 빌드하려고합니다. 나는 Peatlinux 명단에 대한 지시를 따랐다. 그것을 빌드 명령은 TEMPLATECONF=/home/someuser/projects/petalinux-
    xilinx yocto bitbake openembedded petalinux 2017-11-20

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    여러 드라이버 또는 잘못된 동기 설명에 연결된 문제

    내 포인트 (SQ_X2, SQ_Y2)를 2D 평면 (TFT-LCD에서)으로 이동시키고 싶습니다. 다음은 내 코드의 일부입니다. PSW (푸시 버튼 스위치)를 누르고 점을 x 또는 y로 5 회 움직입니다. 그리고 하나의 프로세스 문에서 다음 코드를 병합 할 때 "그 잘못된 동기 설명"오류가있는 문제가 있습니다. 하지만이 문제를 피하기 위해 4 Process
    vhdl xilinx 2017-11-26

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    컴퓨터를 Xilinx Ultrascale FPGA와 인터페이스하는 방법

    저는 FPGA 프로그래밍 초보자입니다. C++로 작성된 간단한 행렬 행렬 곱셈을 Xilinx Vivado HLS와 합성하고 자일링스 SDSoC 도구로 비트 스트림을 생성하고 다음 파일 : sd_card -- _sds --- _p0.bin -- matrixMultiplication.elf -- BOOT.BIN -- image.ub 전이 폴더를 F
    fpga xilinx hls vivado 2017-12-01

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    lwIP 에코 서버 오류로 데이터를 전송하는 중

    에코 서버 lwIP에서 이더넷 통신으로 작업하고 있습니다. DMA를 호스트로 샘플을 캡처하고 싶습니다. 시스템은 UART를 통해 샘플을 캡처합니다. ACK를 기다리지 않고 lwIP가 1500 바이트보다 높은 패키지 2 개를 보내도록 만들 수 없습니다. 내 응용 프로그램이 패킷을 클라이언트에 계속 보냅니다. 클라이언트는 지연없이 패킷을 수신하지만 200ms
    c tcp xilinx lwip echo-server 2017-12-09

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    DMA를 사용하여 PCIe를 통신하기

    자일링스 사. 이용 가능한 here 인 그것의 DMA PCIe IPcore를 사용을위한 몇몇 프로그램을 풀어 놓았다. 이러한 프로그램을 사용하는 경우 C2H 또는 그 반대로 고속 작업을 수행하는 프로그램이 있습니다. 기본적으로 호스트 측에서 DMA를 사용하고 있습니까? 아니면 이중화 된 코드를이 코드로 작성해야합니까? 다음과 같은 예를 들어,/쓰기 AXI-
    c++ xilinx dma pci-e 2017-12-10

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    VHDL : 할당 할 수 없습니다 시스템 클럭 (Sys_Clk는) 내가 시뮬레이션 결과를 업로드 한 다음

    신호. 강조 표시된 부분에서 syshclk를 두 신호에 할당해야합니다. 정의 된 sclk_1 및 sclk_2 신호에서 약간의 지연 후 시스템 클럭 (sys_clk)을 할당하기 위해 vhdl 코드를 작성했습니다. 코드를 실행하고 실행하면 카운터가 25로 계산 된 후 시뮬레이션에서 두 신호의 상태가 시스템 클럭 (Sys_Clk) 대신 단순히 하이 (로직 레벨
    vhdl fpga xilinx hdl 2017-12-13

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    u-boot 단계에서 usb 가젯을 USB 가제트로 변환하는 방법

    zed 보드를 사용하고 있으며 초보자 인 u-boot 드라이버입니다. xilinx u-boot 소스 코드를 다운로드했습니다. 나는 그것을 USB 호스트 모드로 바꿀 수있다. 디바이스 트리 "zynq-zed.dts"를 수정하여 호스트 모드를 주변 장치 모드로 전환하려고했습니다. 그러나 그것은 영향을받지 않습니다. u-boot 단계에서 zed 보드를 가젯으로
    usb xilinx u-boot 2017-12-14

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    VHDL과 Verilog에서 같은 디자인. 그러나 속도와 자원의 용도가 다릅니 까?

    나는 두 개의 코드를 가지고 있는데 하나는 Verilog에 있고 다른 하나는 16 비트 2 진수에있는 코드의 수를 세는 vhdl에있다. 둘 다 똑같은 일을하지만 자일링스 ISE를 사용하여 합성 한 후에는 다른 합성 보고서를 얻는다. Verilog 코드 : module num_ones_for( input [15:0] A, output reg
    vhdl verilog xilinx hdl 2017-11-04

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    간단한 조합 회로의 최대 경로 지연

    자일링스 ISE에서 조합 회로의 최대 경로 지연을 계산하고 싶습니다. 저는 순차 회로에 익숙하며 P & R 이후에 생성 된 타이밍 제약 및 타이밍 보고서로 작업하는 방법을 알고 있습니다.하지만 디자인에 시계가 없으면 어떻게해야합니까? 최대 경로 지연이 얼마나되는지 계산할 수 있도록 모든 조합 설계에 시계를 추가해야합니까? 예를 들어 전체 adder의 다음
    xilinx 2017-11-04
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