xilinx

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    VHDL 코드가 보드에서 작동하지 않지만 시뮬레이션에서 작동합니다.

    저는 VHDL을 사용하여 FPGA 보드의 스파르탄 3E를 구성하는 프로젝트에서 작업하고 있습니다. 내가해야 할 일은 천재 퍼즐이다. 메인 코드에는 논리를 제어하는 ​​상태 기계가있다. 자일링스 시뮬레이터를 사용하여 코드를 시뮬레이트 할 때 모든 것이 잘 작동하지만 FPGA 보드에서 .bit 파일을 실행할 때 시퀀스의 첫 번째 LED가 켜지고 꺼지는 것이므로
    vhdl fpga xilinx xilinx-ise spartan 2016-11-27

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    SD 카드를 통해 Xilinx 7 시리즈 FPGA를 프로그래밍하는 방법은 무엇입니까?

    자일링스 Zynq 보드는 프로그래머블 비트 파일을 SPI 플래시에 쓰는 SD 카드를 통해 쉽게 프로그래밍 할 수 있다는 것을 알고있다. 7 시리즈 자일링스 디바이스, 특히 Artix 7 디바이스가 SD 카드를 통해 프로그래밍되도록하는 유사한 옵션이 있습니까?
    boot xilinx 2016-12-13

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    chisel3 블랙 박스로 자일링스 차동 클록 버퍼를 인스턴스화하는 방법은 무엇입니까?

    내 AC701 kit (artix7)에 간단한 끌 3 깜박이는 디자인을 쓰고 싶습니다. 하지만 그렇게하려면 클럭 입력 차동 버퍼를 인스턴스화해야합니다. IBUFDS #( .DIFF_TERM("TRUE"), .IOSTANDARD("DEFAULT") ) IBUFDS1_inst ( .O(clock1), // Clock buffer
    scala xilinx chisel 2016-12-20

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    mmap UIO 장치의 EINVAL 오류

    /dev/mem 대신 직접 UIO를 사용하려고 시도한 후에 Xilinx Zynq에서 실제 메모리를 매핑하는 데 문제가 있습니다. root 대신 일반 사용자로 응용 프로그램을 실행하는 것이 계획이지만 이는 여전히 root으로 실행됩니다. 분명히 첫 번째 매핑은 성공적이지만 동일한 파일 설명자 12 (/dev/uio/ps2pl)에 대한 나머지 작업은 실패합니다
    fpga xilinx device-tree zynq 2016-12-24

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    runnibg tftp command in Ubuntu

    그래서 나는 임베디드 플랫폼 Zedboard를 가지고 있는데,이 플랫폼은 자일링스 리눅스를 실행할 수있다. 또한 내 보드에서 나는 와이파이 인터페이스를 사용할 수 있으며, 또한 광산 루트 파일 시스템에 busybox 애플리케이션을 가지고있다. 비지 박스는 MSG를 비지 박스의 v1.22.1 (2016년 11월 1일 그리니치 표준시 12시 04분 21초) 다
    embedded-linux xilinx busybox tftp 2016-11-09

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    chisel3 top 모듈의 클럭 신호를 삭제하는 방법은 무엇입니까?

    차동 클록 입력 (자일링스 AC701 키트)을 사용하는 깜박이는 디자인의 LED가 있습니다. 는 here을 jkoening에 의해 설명 된 바와 같이 나는 블랙 박스를 사용하고 자일링스 차동 버퍼를 인스턴스화하려면 작동하지만 최고를 Verilog 모듈에 내가 쓸모 클럭 입력이 class Top extends Module { val io = IO(n
    verilog xilinx chisel 2017-01-02

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    사용자 공간 버스 오류로 인한 Linux DMA

    DMA를 사용하여 데이터 전송을 수행하려면이 프레임 워크 https://forums.xilinx.com/xlnx/attachments/xlnx/ELINUX/10693/1/Linux%20DMA%20from%20User%20Space-public.pdf을 따르고 있습니다. 분산 수집없이 AXI DMA를 사용 중이며 전송 스트림이 다시 수신되어 스트림으로 반복됩
    linux kernel driver xilinx dma 2017-01-03

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    FPGA에서 vhdl 코어를 사용하여 DFT 위상 및 진폭을 계산하십시오.

    아날로그 파형의 위상 및 진폭을 찾는 방법은 무엇입니까? 하나의 센서에서 하나의 아날로그 신호를 수신하고 있는데, 그 아날로그 파형을 사용하여 기본 주파수와 두 번째 고조파에 대한 DFT (위상, 진폭)를 찾고 싶습니다. FPGA에 적용된 ADC를 통해 아날로그 신호를 변환했습니다. 그 FPGA에서 IP DFT 4.0 코어를 사용하고 싶지만 DFT 코어 출
    vhdl signal-processing fft xilinx dft 2016-11-17

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    시뮬레이션과 하드웨어 테스팅 사이의 SPI CLK 타이밍 불일치

    시뮬레이션에서 칩 인 에이블 버튼에 대한 타이밍 요구 사항과 일치하는 SPI 클럭을 가지고 있지만 하드웨어에서 테스트 한 경우에는 그렇지 않습니다. 타이밍 제한이 전혀 충족되지 않습니다. 가능한 이유는 무엇일까요?
    vhdl fpga xilinx spi 2016-11-23

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    합성하는 동안 다음과 같은 스타일의 코딩이 달라 집니까?

    나는 잠시 동안 안정적인 최종 값이 필요한 모듈을 내 프로젝트에서 구현하려고하는데, 따라서 아래와 같이 구현됩니다. 두 가지 모두 시뮬레이션에서 동일한 결과를 보여줍니다. 도구는 동일한 하드웨어 또는 다른 것을 생성합니까? always @(posedge clk) begin if(en) count <= count + 1; else beg
    verilog xilinx synthesis 2016-11-24
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