FPGA 컴파일에 문제가 있습니다. Windows 7 운영 체제 의 LabVIEW 2015 SP1 (32 비트), 의 LabVIEW 2015 SP1의 FPGA 모듈, : 내가 설치 한 9602. 싱글 보드 리오를 사용하고 LabVIEW 2015 sp1 리얼 타임 모듈 NI CompactRIO를 16.0- NI의 CompactRIO 디바이스 드라이버 의 La
2 개의 하프 덧셈기와 OR 게이트를 사용하는 간단한 전체 덧셈기를 작성했습니다. VHDL 코드 library ieee;
use ieee.std_logic_1164.all;
entity ha is
port(x: in std_logic;
y: in std_logic;
s: out std_logic;
c: out
VHDL에 std_logic_vectors 배열을 만들려고합니다. 이 배열은 배럴 시프터를 만들기 위해 generate 문에서 사용됩니다. 배열 (배열, 벡터)의 각 요소는 개별적으로 주소 지정이 가능한 비트 여야합니다. 여기 내 코드 중 일부입니다. 신호 선언 : 아키텍처에서 type stage_t is array(4 downto 0) of std_log
저는 실제로 FPGA에서 구현 한 MicroBlaze 마이크로 컨트롤러 시스템을 연구 중입니다. 하지만이 MCU의 작동 원리를 알고 싶습니다. 이제이 블록도를 고려해 보자 MicroBlaze MCS block diagram 우리는 상기 프로세서는 BRAM 모듈로 32 비트의 2 개 버스 불구 연결임을 알 수있다. 이 버스 중 하나는 ILMB (명령어 로컬
일반적인 질문이지만 사용자 정의 pcore를 만드는 가장 보편적 인/공통/가장 쉬운 방법은 무엇입니까? 몇 가지 예를 보았습니다. Matlab을 주로 사용했기 때문에 Matlab을 사용하지 않았으므로 여기서 약간 잃어 버렸습니다. 그것 없이는 올바른 방법이 있어야합니다! 미리 감사드립니다.
최근에 DDR SDRAM이 장착 된 FPGA Mimas V2 Spartan 6 FPGA 개발 보드를 구입했습니다. xilinx ise 14.7, Verilog 코드, xilinx에서 생성 한 이진 파일을 도구 conmimasv2_configuration_tool_windows.exe와 함께 FPGA에서로드 할 때 fpga가 응답을 멈추었습니다. 플래시 메모
ISE 14.7에서 UART를 통해 출력을 제공하기 위해 AXI 스트림 (ipcore가 값을 반복 함)을 가지려면 어떻게해야합니까? 프로젝트를 올바르게 설정하고 UART를 추가하고 mhs, ucf 파일 및 나머지 보난자를 설정했지만 AXI에서 출력 할 필요가있는 것이 무엇인지 알지 못합니다. UART. 아이디어가 있으십니까?
저는 ISE에서 간단한 Ripple Carry Adder를 설계했으며 FPGA 용으로 합성 한 후 "최대 조합 경로 지연"은 약 15ns라고합니다. 그런 다음 RCA 인스턴스가 포함 된 Robertson 곱셈기 (순차 회로)를 설계했습니다. 보고서에 따르면 "최대 조합 경로 지연"은 약 7.5ns이고 최대 주파수는 약 130MHz입니다. 내 질문은 :이 숫
자일링스 ISE 14.7 신시사이저를 사용하고 있습니다. .coe 파일로 BRAM을 초기화하고 액세스 할 수 있습니다. 또한 data2mem 도구를 사용하여 새 .mem 파일로 업데이트하고 내 비트 파일을 업데이트 할 수 있습니다. 여기서는 ROM으로 구성했습니다. 제 문제는 파일에 BRAM 내용을 저장하는 방법을 모르겠다는 것입니다. 코어 생성기에서 단일
시스템에서 자일링스 FPGA를 구현하기 위해 32 비트 승수를 설명하는 데 VHDL을 사용하고 있는데, 웹에서 경험적으로 볼 수 있듯이 N 비트 크기의 입력을 가지고 있다면 출력은 (2 * N) 비트 크기 여야합니다. 나는 그것을 피드백 시스템을 위해 사용하고있다. 입력의 크기와 동일한 출력을 갖는 승수를 갖는 것이 가능한가? vhdl 코드에 동일한 크기의