xilinx-ise

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    FPGA에서 부분적으로 에뮬레이트 할 작업 장치에서 RAM을 덤프했습니다. Xilinx ISE에서 Core Generator를 사용하여 RAM 모듈을 생성했습니다. 이제 COE 파일로 RAM을 초기화하는 옵션이 있습니다. 불행히도 원시 메모리 덤프를 COE 파일로 변환 할 수있는 도구를 찾을 수 없습니다. 또는 해당 문제에 대해에 COE. 가장 좋은 방법은

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    Verilog를 처음 사용했습니다. 여기까지 내가 지금까지 해왔고 4 비트 CLA가 작동합니다. 그러나 16 비트 (4 비트 CLA의 인스턴스 사용)는 그렇지 않습니다. 문제는 확실히 블록 전파 (BP)와 블록 생성 (BG)의 Cout_itermed (중간 캐리) 값을 설정하는 데 있습니다. 이 문제를 해결하기 위해 모듈 carries을 만들었습니다. 자일

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    Metastability 용 D 플립 플롭을 시뮬레이트하려고합니다. 자일링스 ISE와 비바도에서 이상적인 클록 생성으로 인해 메타 스타 빌리티 현상을 볼 수 없다. metastability가 발생하려면 상승 및 하강 시간이있는 시계를 지정해야합니다. 자일링스에서 할 수있는 방법을 찾지 못했습니다. 이것에 대한 제안은 언제나 환영합니다.

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    저는 VHDL을 사용하여 FPGA 보드의 스파르탄 3E를 구성하는 프로젝트에서 작업하고 있습니다. 내가해야 할 일은 천재 퍼즐이다. 메인 코드에는 논리를 제어하는 ​​상태 기계가있다. 자일링스 시뮬레이터를 사용하여 코드를 시뮬레이트 할 때 모든 것이 잘 작동하지만 FPGA 보드에서 .bit 파일을 실행할 때 시퀀스의 첫 번째 LED가 켜지고 꺼지는 것이므로

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    우리는 지연을 제공하기 위해 [약간 지연] 진술을 사용하고 시뮬레이션에서 분석 할 수 있습니다. 그러나 우리가 FPGA에이 모델을로드 할 때 VHDL 코드로 만들어진 실제 하드웨어가 지연에 영향을 미치거나이 지연이 시뮬레이션에만 국한되어 있습니까? a <= not b after 1s; 그래서 b 하나 개의 스위치를 연결 그래서 스위치를 누르면 LED 상

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    입력 신호를 하나의 완전한 클럭 사이클만큼 지연시키고 싶습니다. 기본적으로 시계의 posedge에서 신호를 변경하려고하는 아래 코드가 있습니다. 그러나 테스트 벤치에서는 항상 1 사이클 지연되지는 않는다는 것을 보여줍니다. 경우에 따라 입력 신호가 변경되는 것과 동시에 변경됩니다. 이런 종류의 문제를 해결할 방법이 있습니까? 여기 module delay_o

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    장난감 프로세서 용 제어 논리 모듈을 작성하려고합니다. 그것은 페치/디코드/실행 상태를 순환하고, 다양한 메모리 비트로부터 읽고 쓰며, 제어 신호를 묶어줍니다. 다소 크기가 크며, 말할 것도없이 더 작은 모듈로 세분 될 수는 없습니다. 모든 상태에 대한 논리를 하나의 프로세스에 넣고 싶지 않습니다. 읽기가 어렵고 중간 별칭 질량이 시뮬레이터를 사용할 때 고

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    아래의 코드 조각과 같이 Verilog에서 2 차원 배열을 초기화하려고합니다. parameter N=4; reg [N-1:0] number_c[2**N-1:0]; reg [N-1:0] result_c; 컴파일 한 후 나는 다음과 같은 오류 ERROR:HDLCompilers:27 - "Combinational_output.v" line 24 Illeg

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    저는 '/'연산자를 사용하여 Verilog에서 divison을 수행했습니다. 시뮬레이션 결과를 올바르게 얻을 수는 있지만 '/'연산자로 인해 내 코드를 합성 할 수 없었습니다. 그것은 "2의 거듭 제곱이어야한다"라는 오류를 표시합니다. Verilog HDL에서 어떻게 divison을 수행해야합니까?

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    나는 이미 여기에서 검색을 수행했으며 약간의 통찰력을 발견했지만 이러한 종류의 루프를 사용하는 것에 대한 개념 중 일부는 나를 벗어난다. 내가 실행할 수있는 시뮬레이터 (ISIM)를 얻으려고 module RCA8(A_8, B_8, Cin, Cout, S_8); input [7:0] A_8, B_8; input Cin; output Cout; outp