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원시 메모리 덤프에서 Xilinx ISE 블록 메모리를 시작하려면 어떻게합니까?
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4 비트 캐리 룩 어 헤드 (CLA)에서 16 비트 가산기 - 블록에서 생성 됨 생성 및 전파
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VHDL 코드가 보드에서 작동하지 않지만 시뮬레이션에서 작동합니다.
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[몇 초 지연] 진술 후 VHDL에서 FPGA에로드 할 시뮬레이션 또는 실제 합성 모델에서만 지연을 제공합니까?
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Verilog : 입력 신호를 한 클럭주기 지연시키는 방법?
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큰 VHDL 모듈을 작성하고 읽을 수있게하려면 어떻게해야합니까?
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Verilog에서 2 차원 배열을 선언하면 변수의 불법적 인 재 선언 오류가 발생합니다.
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