xilinx-ise

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    HDLParsers : HDLParsers : decoded_address 800 유형 0 '의 형식과 호환되지 않는 "**"800 유형 "**"이</p> <p>오류를 오는 오류가

    entity address_decoder is PORT(address : in STD_LOGIC_VECTOR (0 to 3); decoded_address : out integer range 0 to 15); end address_decoder; architecture dataflow of address_decoder is begin P
    vhdl xilinx xilinx-ise 2014-12-31

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    Xilinx 명령 줄 도구 실행 - XST가 작동하지 않습니다.

    현재 학생들이 이메일을 통해 자일링스 프로젝트를 제출할 수있는 프로젝트에서 작업 중이며, 합성, 배치 및 라우팅을 수행하고 업로드해야하는 비트 스트림을 생성합니다 FPGA에 그래서 처음으로 먼저. Linux 머신에 ISE Tools를 설치했는데 커맨드 라인에서 xilinx의 명령을 실행하려고합니다. 하지만 xst를 실행하려고 할 때 다음과 같이 말합니다 :
    bash xilinx xilinx-ise xilinx-edk 2015-01-05

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    GHDL : 구성 요소를 어떻게 바인딩합니까?

    저는 ghdl (0.32rc1)로 자동화 된 테스트 벤치를 실행하고 있습니다. 일부 테스트 벤치에서는 자일링스 ISE의 ​​고유 한 프리미티브가 필요하다. 내 예제를 테스트하고 싶다면 두 개의 external files을 준비했습니다. 필자의 예제를 실행하려면 MUXCY 프리미티브를 찾을 수 있도록 자일링스 ISE 또는 Vivado 설치가 필요하다. 폴더
    vhdl xilinx-ise ghdl 2015-01-13

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    Verilog에서 인스턴스화 된 2D 메모리가 ISE에서 BRAM에 매핑되는 조건은 무엇입니까?

    여러 포럼에서 검색 할 때 포괄적 인 대답을 찾지 못했습니다. [PARAM1:0] ram [PARAM2:0]은 ISE 신시사이저에 의해 블록 RAM으로 추측되는 시점은 언제입니까?
    verilog xilinx-ise 2016-07-17

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    VHDL 입력을 강제로 접지

    VHDL을 처음 사용합니다. 나는 덧셈 뺄셈 기의 코드를 작성하려고했다. 곡면을위한 입력 버스 중 하나는 합성 후 지상에 연결됩니다. 나는 Ubuntu 14.04 LTS 64 비트에서 자일링스 ISE 14.2를 사용하고있다. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.
    vhdl xilinx xilinx-ise 2016-07-22

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    XXX 출력 포트에

    비동기 FIFO 버퍼를 작성했지만 실행하면 출력 포트에 XXX가 표시됩니다. 나는 리셋 신호가 작동하도록해야한다고 말한 SO에 관한 우려되는 질문을 언급했다. 그러나 리셋 신호가 작동하더라도 여전히 동일한 문제에 직면하고있다. 도움이 될 것입니다. 감사 여기서 module fifo #(parameter width =8, addr
    verilog hdl xilinx-ise 2015-01-23

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    2 개의 다른 클록의 상승 에지 동기화 감지

    자일링스 소프트웨어를 사용하는 VHDL 프로그래밍에서 2 개의 다른 클록 (다른 주파수)의 상승 에지 동기화를 어떻게 감지합니까? 주파수는 31.845MHz이며 주파수는 29.972MHz입니다. 그래서 기본 목표는 2 클럭의 상승 에지 사이에 동기화가있을 때 동작을 트리거하는 것입니다. 우리는 flipflops를 사용하여 구현하려고 시도했지만 에지 동기화가
    vhdl edge-detection electronics xilinx-ise 2016-06-03

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    ISE에서 coe 데이터를 어떻게 업데이트합니까?

    나는 ISE (Webpack)에서 coe 파일의 데이터로 채우는 ROM 블록으로 구성된 간단한 프로젝트를 가지고있다. 이 파일을 외부 응용 프로그램 (메모장, 말)으로 편집하면 어떻게 변경 내용을 디자인 구현에 적용 할 수 있습니까? 심지어 xco를 두 번 클릭하고 "Generate"버튼을 클릭해도 작동하지 않는 것 같습니다. 지금까지 할 수 있었던 유일한
    fpga xilinx-ise 2014-12-08

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    명령 줄 + Xilinx-ISE에서 .xst 파일을 생성하는 방법

    명령 줄에서 비트 파일을 생성하는 방법을 배우려고합니다. 명령 줄 도구에서 .xst 스크립트 파일을 생성하는 방법이 있습니까? 나는 그것이 GUI가 자동으로 생성하는 것에 대한 언급만을 찾을 수있다. 일부 컨텍스트를 추가하려면 GUI에서 간단한 디자인을위한 비트 파일을 빌드하고 생성 한 다음 '명령 행 로그보기'도구를 사용하여 도구에서 사용한 명령을 생성하
    xilinx xilinx-ise 2016-06-08

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    자일링스의 AES 키 확장 모듈 : 오류 : 신호에 multisouce

    이 코드는 자일링스 9.2 ise VHDL로 작성된 코드입니다. NK = 4 NR = 10; VALUE = 43; K_IN가 type STATEX is array(0 to 3, 0 to 3) of std_logic_vector (7 downto 0); K_OUT 형태의 사용자로부터의 열쇠가 type KEYWORD is array (0 to 43) of
    vhdl xilinx-ise 2015-02-06
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