hdl

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    끌에서 UInt()의 크기를 가져 오는 방법은 무엇입니까?

    아마도 쉽지만 Chisel에서 UInt() 값의 비트를 가져 오는 방법을 간단히 찾을 수는 없습니까? 내가 선언하여 크기를 설정하는 방법을 알고 : val size = a.? 또는 : val size = width(a) val a = UInt(INPUT, 16) 그러나 'A'의 크기를 얻기 위해 같은 속성이 있습니다
    hdl chisel 2017-10-10

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    Verilog에서 8 비트 입력에서 1의 수를 세고 출력하고 있습니까?

    내 마음에서 뭘 하려는지 8 비트의 입력을 받아 1을 계산합니다. 그런 다음 그 1을 나타냅니다. 적절한 방법은 8 일 비트 입력을 가지고 있다는 것입니다 01010111해야 출력 0101 module 8to4 (in,out,hold,clk,reset); input [7:0] in; //1 bit inputs reg [7:0] hold; //possib
    verilog hdl 8bit 2017-10-13

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    VHDL : 할당 할 수 없습니다 시스템 클럭 (Sys_Clk는) 내가 시뮬레이션 결과를 업로드 한 다음

    신호. 강조 표시된 부분에서 syshclk를 두 신호에 할당해야합니다. 정의 된 sclk_1 및 sclk_2 신호에서 약간의 지연 후 시스템 클럭 (sys_clk)을 할당하기 위해 vhdl 코드를 작성했습니다. 코드를 실행하고 실행하면 카운터가 25로 계산 된 후 시뮬레이션에서 두 신호의 상태가 시스템 클럭 (Sys_Clk) 대신 단순히 하이 (로직 레벨
    vhdl fpga xilinx hdl 2017-12-13

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    Verilog Falling Edge Detection

    UART가 FPGA에 구현되도록 Verilog 코드를 작성하고 있으며 첫 번째 바이트 이후에 START 비트의 비트로 동기화하는 데 문제가 있습니다. 관리자가 내 수신 신호를 동기화하고 어떤 종류의 인터럽트를 내 FSM에 통신 수단으로 사용하여 시작을 인식하도록 제안했습니다. 내가 상승 에지 검출 기술에 대해 읽고, 나는 이런 식으로 뭔가 할 수있는 같은
    synchronization verilog clock hdl 2017-09-12

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    이유를 Verilog에 사용되는 기능 모듈

    1 부이 : 난 항상 코드 중복을 피하기 위해의 Verilog의 기능을 사용할 들었다 에게. 하지만 모듈로 할 수는 없습니까? 내 이해가 정확하다면, 모든 기능은 Verilog에서 모듈로 다시 쓰여질 수 있습니다. 단 모듈은 항상 블록 내부에서 인스턴스화 할 수 없습니다. 이 경우를 제외하고는 항상 모듈을 고수 할 수 있습니다. 나 맞아? 2 부 : 내가
    verilog hdl hardware-programming 2017-12-23

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    VHDL과 Verilog에서 같은 디자인. 그러나 속도와 자원의 용도가 다릅니 까?

    나는 두 개의 코드를 가지고 있는데 하나는 Verilog에 있고 다른 하나는 16 비트 2 진수에있는 코드의 수를 세는 vhdl에있다. 둘 다 똑같은 일을하지만 자일링스 ISE를 사용하여 합성 한 후에는 다른 합성 보고서를 얻는다. Verilog 코드 : module num_ones_for( input [15:0] A, output reg
    vhdl verilog xilinx hdl 2017-11-04

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    기본 전체 덧셈기의 출력에서 ​​"Z와 X"얻기

    두 개의 반가 사 모듈을 사용하여 기본 전체 덧셈기를 설계하고이를 테스트 벤치로 테스트하려고했습니다. 컴파일 오류는 없지만 출력 (Waveform)에서 Sum 및 Carry에 대해 Z와 X를 얻습니다. 나는이 오류를 바로 잡기 위해 무엇을 볼지 모르겠다. 이것을 바로 잡기 위해 다음 단계 (또는 몇 가지 포인터)를 점검해야하는 조언이 도움이 될 것입니다.
    verilog hdl 2017-11-16

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    d의 평균을 보여주는 p의 최고치 계산

    module try2(p,d,q1,q2,q3,q4,q5,q6,q7,q8,c,a); input p,c; output [15:0]q1,q2,q3,q4,q5,q6,q7,q8,d,a; reg [15:0] d=16'b0;//may be error reg [15:0]a; always @ (posedge p) begin d<=d+1; end DFF df
    verilog hdl synthesis flip-flop 2017-11-16

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    래치 트림 경고를받지 않고 같은 번호의 레지스터를 양수에서 음수로 전환 할 수 있습니까?

    나는 Pong 게임을 위해 change_x와 change_y라는 두 개의 레지스터를 가지고 있는데, 양수와 음수 사이를 전환합니다. (코드에서 TWO라고 쓰지만 디버깅 중에는 1로 변경했습니다). 이 레지스터는 10 비트이므로 10'b0000_0000_01과 10'b1111_1111_11 사이를 전환합니다. 내가 경고 얻을 합성 할 때 : Xst:1710
    verilog fpga hdl 2017-11-16

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    viewing waveform- Active hdl

    저는 Verilog 및 Active-HDL에 새로운 경험이 있습니다. 나는 문제가있어 누군가가 이것에 대해 조언 할 수 있다면 감사 할 것이다. 파형 뷰어에서 두 번째 레이어 모듈의 파형을 볼 수 없습니다. 보다 정확하게는 서브 모듈의 신호가 Z 또는 X 중 하나를 표시합니다. tools/preferences/simulation/access 디자인 객체를
    verilog hdl active-hdl 2017-11-24
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