hdl

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Verilog/SV 조건부 변수 정의

매개 변수에 따라 변수 인스턴스화를 조작 할 수있는 방법이 있습니까? 예를 들어 여기에 bit [WIDTH-1:0] a;을 넣고 DEPTH == 1로 설정하면 WIDTH는 0이되고 bit [-1:0] a;은 적합하지 않습니다. 아래 예제에서와 같이 코딩하면 두 번째 $ 디스플레이에 "Undeclared identifier : a"오류가 발생합니다. Veri

verilog system-verilog hdl 2016-08-31

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구문 오류가 Verilog 근처에서 끝납니다.

가능한 모든 입력 조합을 4 : 1 멀티플렉서에 제공하는 Verilog 코드를 작성하고 있습니다. 같은 코드 테스트하기 위해 여기 테스트 벤치는 다음과 같습니다 그러나 module FouthQuestion_tb; reg d0, d1, d2, d3, s0, s1; wire y; reg o; FourthQuestion mygate(.D0(d0), .

verilog hdl 2016-09-10

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Modelsim 시뮬레이션 출력은 항상 높은 임플란트 상태 (파란색 선)

을 사용합니다. Verilog를 사용하고 시뮬레이션의 모든 입력은 문제가 없지만 모든 출력은 높은 임플란트 상태 (웨이브 창에서 파란색 선)로 유지됩니다. module de_mux( input clk, NewPacket, input [7:0] DataIn, output reg [7:0] DataOut0, DataOut1, DataOut2, DataOut

verilog simulation hdl modelsim 2016-09-17

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Vivado 2016.2 시뮬레이터에서 System Verilog $ cast 또는 $ sformatf를 지원하지 않습니다

Vivado 2016.2 시뮬레이터를 사용하면 int를 System Verilog의 문자열로 캐스팅해야하지만 $ cast 및 $ sformatf는 지원되지 않습니다. int를 문자열로 성공적으로 타입 변환하기 위해 사용할 수있는 다른 함수 또는 메서드는 무엇입니까?

verilog system-verilog hdl vivado test-bench 2016-09-21

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vhdl의 if 문에 구문 오류가 발생했습니다.

VHDL을 처음 사용합니다. 나는 비트 벡터가 심지어 r (비트 벡터의 해밍 웨이트를 사용하는)인지 아닌지 찾기 위해 코드를 시도하고있다. 내가 쓴 코드는 다음과 같습니다 entity hw_mod is generic( bits:integer ); port ( inp : in std_logic_vector((bits-1) downto 0; cou

vhdl hdl 2016-09-24

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명령 행 인터페이스를 사용하여 Incisive에서 라이브러리 이름을 지정하는 방법이 있습니까? ModelSim을에서

나는 예를 들어, 사용하는 라이브러리 이름을 지정할 수 있습니다 다음 hdl.var 또는 cds.lib 파일을 조작하지 않고 예리한에서이 작업을 수행 할 수있는 방법이 vlib MyPersonalLib vcom -work MyPersonalLib foo.vhd vsim MyPersonalLib.foo 있습니까? NCVHDL에 대해 -work를 사용하

vhdl verilog system-verilog hdl cadence 2016-08-08

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다른 프로세스에서 SystemC의 SC_THREAD를 재설정하는 올바른 방법

SystemC, A 및 B (둘 다 SC_THREAD)에 두 개의 스레드가 있고 B의 변수 또는 이벤트가 발생하면 스레드 A가 실행을 중지 (재설정)하도록합니다. 이것이 성취 할 수있는 적절한 방법이라고 주장했다. // Thread A: Data transfer SC_THREAD(rx_tx_transfer); dont_initialize();

hardware hdl systemc rtl 2016-08-15

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ALL 용 Verilog HDL behavioral coding 호출 모듈

이것은 Verilog HDL에서 처음 프로그래밍 한 것이며 코드에 무엇이 문제가 있는지 파악하는 데 어려움이 있습니다. 행동 코드에서 간단한 ALU를 디자인해야합니다. 지금까지는 감산기와 덧셈기 모듈을 만들었습니다. (모듈을 더 추가해야하지만 다른 모듈을 추가하기 전에 ALU 모듈에서이 모듈을 사용하고 싶습니다.) 나는 같은 프로젝트 (?이 행동입니다 확신

overflow verilog hdl alu 2016-10-06

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Verilog 및 VHDL이 "HDL (Hardware Description Language)"인 경우 Python, Java 등은 무엇입니까?

저는 프로그래밍 학생입니다. Verilog 및 VHDL이 "HDL (Hardware Description Language)"인 경우 Python, Java 등은 무엇입니까? 그냥 "프로그래밍 언어?"

python programming-languages vhdl verilog hdl 2016-08-22

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Verilog, 매개 변수화 된 배열 선언으로 생성/루프

매개 변수화 된 배열 내에서 최대 값을 찾으려고하는데, 나는 이것을 post에서 찾고 forloop-generate를 발견했습니다. 내가하고 싶은 유일한 변화는 매개 변수화 된 배열에 대한 명시 적 배열의 접근 방식을 변경하는 것이지만 genvar 할당 문제가 발생합니다. reg [$clog2(LENGTH)-1:0] arr [0:LENGTH-1];

arrays verilog system-verilog hdl 2016-08-29

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