저는 Verilog를 처음 접해 보았지만 아직 배우지는 못했습니다.하지만 처음에는 포트 상호 연결에 관한 것입니다. 그래서, 나는 순진하게도 다음 코드 module mult4(input wire [3:0] x, y,
output wire [7:0] z)
sum8 sh, sl, ss;
assign sl.x = (y[0] ? x
HDL에서 C++로 변환 할 때 핸들을 얻으 려하고 약간의 장애가 발생했습니다. 우분투에서 Verilator를 사용하는 변환은 쉽지만 한 데이터 유형은 저를 괴롭 히고 있습니다. 기능 VDorQ24Syms::VDorQ24Syms(VDorQ24* topp, const char* namep)
에 계층 구조에서 상위 코드는 ... #include <ios
"AGCCT"와 같은 ASCII 데이터가 포함 된 텍스트 파일로 블록 RAM을 초기화하고 싶습니다. 어떻게해야합니까? 바이너리 또는 16 진수 데이터가 포함 된 파일로 BRAM을 초기화 할 수 있지만 ASCII 파일로 초기화하는 방법을 알지 못합니다. 난 합성 수있는 구문을 사용해야합니다 그래서이 코드를 FPGA에 구현하고 싶습니다.
항상 블록 내에서 삼항 연산자를 사용하려고합니다. 합성 가능합니다. 그리고 MOD (%) 연산자는 Verilog에서 합성 가능합니까? 왜냐하면 내가 코드를 시뮬레이션 할 때 결과가 정확하고 하드웨어로 구현되었을 때 이상한 행동을하기 때문입니다. 나는 디바이더가 2의 거듭 제곱이 아닐 때까지 그 나눗셈 연산자가 합성 가능하지 않은 곳을 연구했다. 사실인가?
벡터의 벡터에서 하나의 비트가 1인지 확인하려는 4 비트의 벡터가 있습니다. 기본적으로 4 번의 반복으로 루프를 만들고 싶습니다. 반복은 벡터의 첫 번째 비트가 1인지 확인한 후 다음 반복 검사에서 두 번째 비트가 1인지 등을 검사합니다. 아래에 표시된 switch 문으로 시도했지만 원하는대로 작동하지 않습니다. for(i <- 0 until ways) {
처음에 C/C++ 언어로 설명 된 함수에서 게이트 레벨 Verilog를 생성하려고합니다. _Bool and2gate(_Bool a, _Bool b)
{
return a && b;
}
I이 함수의 Verilog를 설명 생성하는 관리 http://panda.dei.polimi.it/ 밤부-팬더 도구를 사용 : `ifdef __ICARUS__
내 코드에서 이벤트 트리거링 (->)을 사용하려고합니다. 이것이 합성 될 것인가? always @(posedge clk) begin
count <= count + 1;
-> x;
end
always @(x) flag = 1;
이것은 샘플 코드 일뿐입니다. 내가하고 싶은 일은 내가 깃발을 높이기를 원하는 사건에 언제나있을 때이다. 그렇지 않으면
버퍼가있는 SPI 마스터 모듈을 구현하려고합니다. 이 FSM 모듈을 사용하여 테스트하고 수신 된 데이터를 UART를 통해 직렬 콘솔에 전송합니다. I는 UART 전에 "FFFFFFFF"X로 시작 값으로 전환 bytes_rec 시뮬레이션으로 판단받은 바이트 if(rx_upd <='0' and loadFromRxBuf ='1') then
rx_upd
저는 8 개의 가산기를 사용하여 8 비트 가산기를 구성하는 Verilog 코드를 작성하고 있습니다. 이 8 비트 덧셈기는 8 비트 버스 각각에 2 개의 입력을 추가해야합니다. module FullAdder(
input a_,
input b_,
input cin_,
output sout_,
output cout_
);
wire temp1, temp