chisel

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부동 소수점 유닛 - 오픈 소스 하드웨어 구현

소년, StackOverflow에서이 녀석들이 실제로이 질문을하기 전에 생각해 봅니다.이 첫 번째 질문을 쓰는 실제 무대 공포증이 있습니다. 검색하는 동안 찾은 자료를 제공 하겠지만 먼저 주제 자체에 대해 자세히 설명해 드리겠습니다. 즉, 나는 Floating Point Unit의 연구에 관심이 있습니다. 그러므로, 사용 가능한 오픈 소스 하드웨어 구현을보

riscv chisel fpu 2017-11-20

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끌에서 UInt()의 크기를 가져 오는 방법은 무엇입니까?

아마도 쉽지만 Chisel에서 UInt() 값의 비트를 가져 오는 방법을 간단히 찾을 수는 없습니까? 내가 선언하여 크기를 설정하는 방법을 알고 : val size = a.? 또는 : val size = width(a) val a = UInt(INPUT, 16) 그러나 'A'의 크기를 얻기 위해 같은 속성이 있습니다

hdl chisel 2017-10-10

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치즐 3의 최상위 이름 지정

class generator(options: Map[String, Any]) { trait for_module extends abstractModule { //generates trait with params } class my_module extends abstractModule with for_module d

scala chisel 2017-05-23

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Chisel의 전동 연산자

Chisel에서 Verilog 동력 연산자 **를 찾으려고합니다. Chisel Cheat sheet과 tutorial을 거쳤지만 찾고있는 것을 찾지 못했습니다. Chisel로 작성된 디자인을 살펴본 후, 나는 log2xx 함수가 전원 연산자가 사용되지 않는 동안 대중적인 선택이라는 것을 알았습니다. 물론 저는 항상 시프트 연산자를 사용하여 2의 거듭 제곱을

scala chisel rtl 2017-05-24

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치즐 : Resolvers Key in build.sbt

근본적인 질문이지만, resolvers key는 build.sbt에서 무엇을합니까? 나는 예를 들어 치즐 3 을 배우기 시작했습니다. resolvers ++= Seq( Resolver.sonatypeRepo("snapshots"), Resolver.sonatypeRepo("releases") ) 치즐 프로젝트 또는 일반

sbt chisel 2017-12-10

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Functional Module Creation을 만들 때 Vec 입력을 처리하는 방법

입력 유형이 Vec (10, UInt (1.W)) 인 모듈을 가지고 있습니다. 이제 Functional Module Creation을 빌드하려고합니다. 나는 끌 위키에 따라,이 하나의 총수 :이 같은 object mul{ def apply (din_1: Vec, din_2: Vec) = { val m = Module(new mul)

scala chisel 2017-12-12

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Chisel 3의 대기열 표준 라이브러리 인터페이스는 무엇에 합성됩니까?

Queue 및 기타 표준 라이브러리 인터페이스 (Decoupled, Valid 등)는 Cheat-Sheet에, 좀 더 자세한 내용은 Chisel Manual에 있습니다. 또한 StackOverflow에서이 두 가지 대답을 발견했습니다 - here 및 here. 그러나 이러한 리소스 중 어느 것도 플라스틱 방식으로 설명하지 못합니다.이 인터페이스의 목적을 이

riscv chisel 2017-12-14

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chisel 2.0에서 블랙 박스를 만들려면 어떻게해야합니까?

는이 코드를 썼다 : verilog 코드는 바로 게이트입니다 : import Chisel._ class BB_tb extends Bundle { val a = Bits(INPUT, 1) val b = Bits(INPUT, 1) val c = Bits(OUTPUT, 1) } class BlackBox_tb ex

scala verilog chisel 2017-09-09

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계층 전반에 걸친 Chisel/FIRRTL 상수 전파 및 최적화

몇 가지 간단한 연산을 수행하고 몇 가지 매개 변수로 제어되는 모듈을 생각해보십시오. 하나의 매개 변수는 최상위 레벨 동작을 제어합니다. 모듈은 모듈 포트 또는 다른 매개 변수에서 입력을 읽습니다. 따라서 결과는 동적으로 계산되거나 컴파일 (기침, 합성) 시간에 정적으로 알려집니다. Chisel에 의해 생성 된 Verilog에는 예상대로이 모듈의 다양한 맛

chisel 2017-12-19

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Chisel3에서 verilog 합성 지시문을 추가하는 방법은 무엇입니까? 예를 들어

, 내가해야 할 레지스터 배열은 다음의 Verilog에, 블록 RAM과 합성되어 있는지 : reg [3:0] my_ram [255:0] /* synthesis syn_ramstyle=block_ram */; 어떻게 시추에서 비슷한 코드를 할 수 있습니까? 대단히 감사합니다.

verilog chisel 2017-12-27

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