Chisel3에서 verilog 합성 지시문을 추가하는 방법은 무엇입니까? 예를 들어

Question

, 내가해야 할 레지스터 배열은 다음의 Verilog에, 블록 RAM과 합성되어 있는지 :

reg [3:0] my_ram [255:0] /* synthesis syn_ramstyle=block_ram */; 

어떻게 시추에서 비슷한 코드를 할 수 있습니까?

대단히 감사합니다.

Answer 1

슬프게도 현재 현재 지원되지 않습니다. Firrtl repo에는 기존 기능 요청이 있습니다 : https://github.com/freechipsproject/firrtl/issues/687. 그리 멀지 않은 미래에이를 지원하기를 바랍니다.