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    조합 회로 : 선택 라인이 높을 때만 2s 보완

    아래 논리를 구현하는 게이트 레벨 조합 회로를 설계하고 싶습니다. Adder를 사용하지 않고도 가능합니까? 인버터 (4), (1) 전 가산기 1 멀티플렉서 - ... input wire [3:0] in, input wire sel, output wire [3:0] out ... assign out = ({4{sel}} & (~in + 1)) |
    verilog rtl asic 2017-11-12

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    시스템 Verilog Testbench 파형 데이터 없음

    논리 계산기처럼 작동하는 코드를 개발하려고합니다. 필자는 에러없이 코드와 테스트 벤치를 컴파일 할 수 있었다. 여기에 코드입니다 : module AriLogCal( input logic [3:0] OpA, OpB, //Operands A and B. The two numbers we will operate on. input l
    simulation system-verilog quartus rtl 2017-09-25

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    생성을 사용하여 모듈 인스턴스에 어설 션 바인딩

    구문을 생성하는 을 사용하여 생성 된 모듈 인스턴스에 대한 어설 션을 바인딩하려고합니다. 다음은 내 바인드 어설 션 모듈 내 바인드 성명 : `define NUM_BLKS 4; genvar asrt_inst; generate for (asrt_inst = 0;asrt_inst < `NUM_BLKS;asrt_inst = asrt_inst+1) begi
    verilog system-verilog rtl 2016-08-29

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    배열의 배열 인터페이스

    매개 변수화 된 모듈을 바인딩하는 데 사용되는 인터페이스 배열로 작업하고 있습니다. 제 문제는 몇 가지 간단한 인터페이스를 인터페이스 배열에 직접 연결할 수 없다는 것입니다. 여기 내가 사용하는 인터페이스의 라이트 버전 : 나는 것 수행 할 작업을 interface channel(); wire req; wire ack; modpo
    arrays verilog system-verilog rtl 2017-03-23

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    Verilog 항상 생성 블록 내에서 오류가 던지고있다

    나는 루프를 사용하여 리플 캐리 가산기를 사용하여 덧셈을 실행하려고 시도하고 있으며 시계의 posedge에서만 연산을 수행하기를 원했습니다. 그렇게하기 위해, 나는 generate 블록을 사용했고 generate 블록 내부에 for 루프를 사용했다. 항상 문장을 사용하지 않으면 잘 작동하지만, 항상 블록을 추가하면 시뮬레이션 할 때 오류가 발생합니다.이 g
    verilog rtl 2016-10-29

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    어셈블리 reg_reg 또는 reg_immediate

    , 이는 이러한 요구 적은 클록 사이클 (#RTL) 심지어 정수 레지스터로부터 꺼낼 필요 의미 add dest_reg, src1_reg, src2_reg // #1 add dest_reg, src1_reg, imm_val // #2 의 아니? 감사합니다 U
    performance arm instructions rtl 2017-02-07

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    Chisel의 전동 연산자

    Chisel에서 Verilog 동력 연산자 **를 찾으려고합니다. Chisel Cheat sheet과 tutorial을 거쳤지만 찾고있는 것을 찾지 못했습니다. Chisel로 작성된 디자인을 살펴본 후, 나는 log2xx 함수가 전원 연산자가 사용되지 않는 동안 대중적인 선택이라는 것을 알았습니다. 물론 저는 항상 시프트 연산자를 사용하여 2의 거듭 제곱을
    scala chisel rtl 2017-05-24

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    새로운 Jfrog Artifactory 패키지 유형 플러그인을 만들 수 있습니까?

    Artifactory에 RTL 모듈 (주로 VHDL 파일 - .vhd)을 저장하고 Xray 및 다른 Jfrog 서비스로 해당 패키지의 종속성을 추적 할 수 있습니다. 이미 깨끗한 "패키지"형식으로되어 있습니다. Artifactory는 데비안 패키지에서 파일을 제어하는 ​​것과 같은 방식으로 해당 패키지의 일부인 업로드시 메타 데이터 파일을 구문 분석하도록하
    vhdl artifactory rtl 2016-09-23

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    Verilog에서 명령문 실행을 차단하지 않음

    Verilog를 처음 사용하는 사람은 누구나 설명해 주실 수 있습니까? 제가 알 수있는 바로는, 오른쪽이 먼저 실행됩니다. 따라서, A, D, G, K에 대한 값이 먼저 계산됩니다. K의 값을 계산하는 동안 G의 값에 따라 첫 번째 또는 두 번째 표현식이 실행됩니다. 아무도이 작업을 설명하시기 바랍니다 수 있습니다. 이 전체 코드가 항상 블록 안에 있고 양
    verilog hdl rtl 2016-11-13

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    타이밍 분석

    사람이 먹스를 고려할 때 타이밍 분석을 고려하는 방법을 설명하시기 바랍니다 수 있습니다. 우리가 타이밍을 고려한다면, 보통 그림과 같이 두 개의 플립 플롭과 멀티플렉서 사이에 있으며, 멀티플렉서 선택 핀을 고려해야합니까? 필자의 이해로는 선택 핀이므로 타이밍 분석을위한 경로로 사용할 수 없습니다. 내가 틀렸다면 나를 바로 잡아주세요. There is a c
    verilog synthesis rtl cadence 2016-11-14
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