quartus

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    시스템 Verilog Testbench 파형 데이터 없음

    논리 계산기처럼 작동하는 코드를 개발하려고합니다. 필자는 에러없이 코드와 테스트 벤치를 컴파일 할 수 있었다. 여기에 코드입니다 : module AriLogCal( input logic [3:0] OpA, OpB, //Operands A and B. The two numbers we will operate on. input l
    simulation system-verilog quartus rtl 2017-09-25

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    Quartus fitter가 많은 RAM을 필요로합니다.

    최근 FPGA에서 quartus_fit으로 컴파일이 진행될 때 알테라 OpenCl 프로젝트를 진행하고 있습니다. 내 PC에서 RAM의 80 %를 차지합니다 (32GB). 그리고 피팅은 약 10 시간 후에 부서집니다. 피팅이이 금액의 리소스를 사용해야합니까? 나는 그것을 해결하는 방법을 모른다. 합성이 성공적이라면 quartus fitter는 끝내기를 보장
    opencl fpga altera quartus 2017-11-16

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    VHDL : "When With Select"문 사용시 오류 문

    알테라 MaxV 및 Quartus를 사용하여 VHDL을 배우고 일부 예제를 수행 할 때 "With Select When"문을 사용할 때 문제가 있습니다. 나는 다음과 같은 간단한 2-4 디코더가 : library ieee; use ieee.std_logic_1164.all; entity lesson9 is port( x: in std
    vhdl quartus 2017-05-03

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    VHDL 코드 오류 : "오류 (10818) : <name>에 대해 의 값이 시계 가장자리 외부에 유지되지 않으므로이를 유추 할 수 없습니다."

    이 오류는 몇 번이나 발생하지만 초보자에게는 유용합니다. 나는 아직도 내 자신의 코드에서이 오류를 해결하는 방법을 볼 수 없다. 아래에 오류와 코드가 모두 인쇄되어 있습니다. 누구든지 입력 해 주셔서 감사합니다. Error (10818): Can't infer register for count[0] at 5bit_PHreg_vhdl.vhd(21) becau
    vhdl digital quartus 2017-05-05

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    팬이 나가고 두 개 이상의 값을 할당 할 수없는 넷

    4 비트 승수를 기반으로 8 비트 승수를 설계하려고합니다. 그래서 이것은 내 코드입니다 : Error (12014): Net "sum2[11]", which fans out to "q[15]", cannot be assigned more than one value Error (12015): Net is fed by "nbit_adder:s3|s[11]" E
    verilog quartus digital-design 2017-11-24

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    알테라의 메가 코어 라이브러리에 의해 생성 된 fft 라이브러리를 사용하는 방법을 모르겠다.

    Quartus II에서 합성 가능한 VHDL 코드를 작성해야하는지 알고 싶다면 라이브러리를 사용하십시오. 라이브러리는 이미 Megacore Wizard에 의해 생성되었습니다. 저는 FPGA와 VHDL에 대한 완전한 초보자입니다. 사과한다면 분명합니다.
    vhdl fft fpga altera quartus 2017-03-29

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    유한 상태 기계 VHDL 재설정

    저는 VHDL을 처음 사용하며 FSM 구현에 대한 질문이 있습니다. 그림에 표시된 동작을 원합니다 (여기서 AHDL과 동일한 FSM을 구현했습니다). 내가 VHDL에서 구현할 때 나는 리셋 동작이 다르다 : 리셋 = 1을 감지하고 동시에 FSM이 진행되지 않는 상승 에지가 있지만 S0에서 PS를 계속 유지한다. 문제는 if ... elsif (첫 번째 조건
    vhdl hdl finite-state-machine quartus 2017-05-20

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    개체가 사용되었지만 신고되지 않았습니다.

    나는 이것이 상당히 일반적인 질문이라는 것을 알고 있습니다. 그럼에도 불구하고 포럼을 살펴본 결과, 주어진 VHDL 코드에 대해 왜 다음 CT 오류가 발생하는지에 대한 만족스러운 답변을 찾을 수 없었습니다. 도와 줄수있으세요? VHDL 코드 library IEEE; use IEEE.std_logic_1164.all; entity design is po
    variables vhdl quartus hardware-programming 2017-10-17

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    VHDL 8 비트 숫자를 16 진수로 변환합니다.

    저는 VHDL을 처음 접했고 8 개의 스위치로 8 비트 숫자를 만들어서 7 개의 세그먼트 디스플레이 두 개를 표시 할 수있는 16 진수로 변환 할 수 있습니다. 여기 내 현재 코드입니다. 여기에서 어디로 가야할지 모르겠다. ENTITY swToHex IS PORT ( SW : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
    vhdl quartus 2017-10-27

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    Quartus에서 Verilog HDL 컴파일

    저는 시뮬레이션을 실행하고 Verilog 코드를 분석하기 위해 Quartus를 사용하고 있습니다. 인터넷 및 스택 오버플로를 검색했지만 내 질문에 대한 답변이없는 것 같습니다. Verilog 코드로 RTL 뷰어를 실행하고 싶습니다.하지만 Verilog 코드를 열면 컴파일 및 기타 옵션이 비활성화됩니다. QPF 파일을 열면 작동하는 것으로 보입니다. RTL
    verilog quartus 2017-11-08
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