Verilog에서 가산기 용 게이트 레벨 코드를 작성했습니다. 가산기의 출력은 아래와 같습니다. 볼 수 있듯이 합계와 합계는 항상 z에 있습니다. 나는 이유를 모른다. 내가 뭘 놓쳤는 지 확인할 수 있니? 시간 내 줘서 고마워. OUTPUT : A = X, B = X, CIN = X, 써머 = Z, COUT = Z시 = 0 A = 0, B = 0, CIN
4 비트 승수를 기반으로 8 비트 승수를 설계하려고합니다. 그래서 이것은 내 코드입니다 : Error (12014): Net "sum2[11]", which fans out to "q[15]", cannot be assigned more than one value Error (12015): Net is fed by "nbit_adder:s3|s[11]" E
누군가 플립 플롭 대신 래치가 유추되는 이유를 설명 할 수 있습니까? always_ff @ (posedge clk, negedge rst)
begin
if (!rst)
a <= '0;
end
항상 블록이 신호 에지에 민감하여 플립 플롭을 추론하지 않아야합니다. 이 경우 리셋의 네거티브 에지가 트리거되면 a는 0을 얻습니다. 그렇지
추상적 인 방식으로 디지털 로직 칩을 설계하는 방법에 대해 어떻게 생각합니까? 저는 "The Elements of Computing Systems"을 통해 현재 작업하고 있습니다. 저는 첫 번째 장에서, Nand에서 시작하여 다음과 같은 게이트를 구현했습니다. 하지 그리고 또는 이 Xor 멀티플렉서 DMUX 하지 16 비트 16 비트 그리고 16 비트 또는
다른 주파수의 두 비동기 클럭의 두 상승 에지의 첫 번째 일치를 감지해야하는 디자인 작업 중입니다. 코드는 다음과 같이 시뮬레이션 할 수 있습니다. fork
@posedge clkA
begin
a=$time
end
@posedge clkB
begin
b=$time
end
join
if (a=b) then some cod
나는 karnaugh지도 질문이 있습니다. 디지털 디자인 과정에서 교사는 배웠지 만 나는 여기서 분명히 이해할 수 없었다. 우리는 그림에서 볼 수 있습니다. 첫 번째 경우에는 1을 모두 사용하고 4x3 1을 사용합니다. 두 번째에는 8x2 1을 사용하고 1s는 두 번 사용합니다. 어떤 답이 사실입니까? 1 번째 또는 2 번째? 왜? 모든 응답에 대한 감사합
여기 제가 열심히 시도한 질문이지만 해결할 수 없었습니다. 질문지에서 질문을 포착 했으므로 시험에서 해결할 수 없었고 학생의 문제는 해결할 수 없었습니다. 아마도 당신은 강사에게 물어 보시지 않으시겠습니까? (시험 문제 나 숙제를 풀기 위해 여기에 온 것이 아니기 때문에 공정한 질문입니다.) 우리는 그랬지만 해결하지 못했습니다. 그녀는 방금 BCD에 대해
Chisel에서 Reg 및 Mem의 사용법에 대해 알고 싶습니다. 일반적인 시나리오에서 선택할 수있는 방법을 어떻게 결정할 수 있습니까? 나는 Mem이 대용량의 데이터를 저장할 때 가장 좋은 생각이라고 생각할 것입니다. FPGa 슬라이스 내에서 플립 플롭을 사용하는 대신 SRAM에 데이터를 저장하기 때문입니다. 큰 레지스터 파일 (보통 크기의 10 배)을
몇 가지 이상한 문제가 있습니다. 일부 배선이 내 디자인에 연결되어 있지 않습니다. 간단한 레지스터 파일을 만들려고합니다. (자일링스 ISE를 사용하고 있습니다). 이 레지스터 파일에는 32 개의 레지스터가 있으며 각 레지스터는 32 비트 크기입니다. 레지스터 파일에는 선택 읽기 (병렬로 2 개의 판독)를위한 두 개의 MUX와 쓰기 선택을위한 디코더가 있습