asic

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시퀀스 블록 내에서 $ display 문을 사용하여 SVA (System Verilog Assertions)에 일부 정보를 표시하려면 어떻게해야합니까?

시퀀스 블록이 실행되는 동안 일부 정보를 표시하려고합니다. 예컨대 : sequence A; a; $display ("Signal A asserted here"); endsequence 이 코드를했는데, 다음과 같은 오류가 발생 기능이 예상되는 경우 작업 $ 표시가 호출됩니다. 작업 호출을 수정하고 다시 컴파일하십시오. 어떻게 극복합니까?

system-verilog vlsi asic system-verilog-assertions 2017-02-02

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Verilog의 비트 폭이 다릅니다

Verilog에서 {a + b}과 (a + b)의 차이점은 무엇입니까? I는 어떻게 시뮬레이션을 사용했을 reg [3:0] a = 4'b0001; reg [3:0] b = 4'b1111; reg [4:0] c = (a + b); give the result c = 5'b1_0000 하지만 reg [4:0] c = {a + b}; give c = 5'

verilog fpga asic 2016-09-16

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ASIC/FPGA 설계에서 합성 가능한 룩업 테이블 분할? 이해가 되니?

간단한 32 비트 2 진수의 나누기 연산을 포함하는 효율적인 FPGA 프로젝트 (ASIC 설계를 지향)를 만드는 방법을 연구했습니다. 복잡한 분할 논리를 생성하는 것보다 LUT (룩업 테이블)을 사용하는 것이 가장 신속한 방법이라는 것을 알게되었습니다. 그렇지만 ASIC에 대해 생각할 때, 내부에 디지털 로직이있는 물리적 인 마이크로 칩을 상상할 때, 전체

fpga division synthesis asic 2016-11-10

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비동기식 재설정을 사용하면 어떻게해야합니까? 동기식으로 설정해야합니까?

우리는 IC를 만듭니다 (하드웨어에서는 물리적 디자인을 의미합니다). 아시다시피 입력 재설정은 항상 비동기입니다. 궁금해 내가 비동기 재설정을 사용하면 동기식으로 만들어야합니까? 또는 방금 비동기식 재설정을 사용할 수 있습니까?

vlsi asic 2015-02-07

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오류 : /..integrator.vhd(47) : "프로세스"근처 : (VHCOM-1576) IF VHDL이 필요합니다

3 비트 [FRQ (2 downto 0) 중 하나가 부호있는 비트를 저장하는 두 개의 레지스터를 추가하려고합니다.)]이고 다른 하나는 7 비트 [PHS (6 downto 0)] ...이며이 두 레지스터의 추가를 7 비트 레지스터 [PHS (6 downto 0)]에 저장해야합니다. 도움이되는 제스처에 미리 감사드립니다. 내가 오류가 오류 >>> ..입니다 :

vhdl synthesis asic 2017-04-17

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SVA 재산권

파형 : - 내가 같은 속성을했다 : property p1; a |=> (b == 1)[=2] ##1 (c == 1)[=2] endproperty 그러나이 속성이 파형을 위해 잘 작동하지 않습니다, 그것은 외설 "c"앞에 3 개 이상의 "b 's"를 위해 일하고 있지 않으며 첫 번째 "b"다음에 "c 's"에 대해 작동하지 않습니다. "a"신

verilog system-verilog verification asic system-verilog-assertions 2016-06-26

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펄스 및 레벨 신호를위한 클록 도메인 크로싱

펄스의 경우 펄스 싱크로 나이저를 사용하고 레벨 신호의 경우 2- 플롭 싱크로 나이저를 사용하지만 신호가 펄스 또는 레벨 동작이 될 수있는 경우에는 어떻게해야합니까? 거기에 어떤 방법으로 동기화 할 수 있습니까?

verilog cdc asic digital-design 2016-06-28

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조합 회로 : 선택 라인이 높을 때만 2s 보완

아래 논리를 구현하는 게이트 레벨 조합 회로를 설계하고 싶습니다. Adder를 사용하지 않고도 가능합니까? 인버터 (4), (1) 전 가산기 1 멀티플렉서 - ... input wire [3:0] in, input wire sel, output wire [3:0] out ... assign out = ({4{sel}} & (~in + 1)) |

verilog rtl asic 2017-11-12

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신호가 always_ff의 리셋 로직 내부에서만 정의되는 경우 합성이 어떻게됩니까?

코드 다음 한의 난을 가정 해 봅시다 : always_ff @(posedge clk, negedge rst) begin if (~rst) begin bad_singal <= '0; good_signal <= '0; end else begin // do something // bad_signal i

verilog system-verilog asic chip 2017-03-08

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비동기 액티브 로우 세트 D 플립 플롭을 비동기 액티브 하이 리셋으로 변환 D 플립 플롭

비동기 액티브 로우 세트가있는 하나의 d 플립 플롭이 있습니다. 비동기 활성 하이 리셋 기능이있는 D 플립 플롭으로 변환하려면 어떻게해야합니까? NOT과 AND 게이트를 D- 입력에 추가하려고 시도했지만 작동하지 않습니다.

design verification digital asic chip 2016-08-31

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