system-verilog-assertions

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속성의 case 문이 QuestaSim 10.4B에서 작동하지 않습니다.

SystemVerilog 2012 LRM에서 case 문을 사용하여 속성을 작성하려고합니다. QuestaSim 10.4B를 사용 property p_rate_select (logic [1:0] rate); case (rate) 2'd0 : $rose(i_ffs_rdcount == 1) |=> $fell(o_telem_fifo_ready

system-verilog uvm system-verilog-assertions questasim 2017-04-03

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시스템 베로 로그에서 연결된 배열의 비트 너비

1 비트 변수/정의/열거 형의 연결된 배열을 생성하는 여러 함수가 있습니다. 매번 연결이 발생하면 최종 크기가 32 비트 폭인지 확인하려고합니다. 32 비트보다 작거나 큰 경우 오류 플래그를 지정합니다. $ bits, $ size를 시도했지만 변수를 원하고 연결 너비가 아닌 가변 너비를 제공하는 것 같습니다. 목적을 이겨내고있다. 도움을 주시면 감사하겠습니

system-verilog system-verilog-assertions 2017-02-17

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시스템 Verilog의 하위 인덱스 만 참조하십시오.

비트 배열이 A [32] [16]입니다. 더 낮은 색인 값 중 특정 패턴이 있는지 확인하고 싶습니다. 예 : A [1] [8 : 0]은 그 패턴 A [2] [8 : 0]이 그 패턴을 가질 수도있다. A [31 - 0] [8 : 0]의 모든 패턴이 해당 패턴을 가지고있을 수 있습니다. 단일 명령문에서 모든 상위 색인 구성 요소를 참조 할 수있는 방법이 있습니

system-verilog verification system-verilog-assertions 2017-10-23

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할당 문이 합계 값으로 업데이트되지 않는 이유는 무엇입니까?

논리 [31 : 0] sum_count; assign sum_count = (cnt0 & {8'b0,{24{en0}}}) + (cnt1 & {8'b0,{24{en1}}}); 사례 2 : // CNT0 및 CNT1가 비트 신호 (24) 케이스 1이다 assign sum_count = (cnt0 & {8'b0,{24{en0}}}); 조건 어디서 EN0

verilog system-verilog system-verilog-assertions 2017-10-31

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어디에서 동시 어서 트를 모니터에 쓸 수 있습니까?

나는 내 모니터에 다음과 같은 동시 주장을 작성해야합니다 : assert property (vif.cos == 1 |-> vif_out.y == vif.xi/sqrt(2)); 나는 run_phase에 넣어했지만, 나는 다음과 같은 오류가 발생했습니다 : 동시 주장이 작업/클래스 메소드를 사용할 수 없습니다. 어디에 넣어야합니까?

system-verilog assertions uvm system-verilog-assertions 2017-03-01

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입력 신호가있는 $ 과거

이벤트가 발생하면 과거의 "num_ticks"에서 일부 신호가 어설 션되었는지 확인하고 싶습니다. 는 예를 들어, 내가 쓴 재산은 : 여기 property test_past; @(posedge clk) $rose(gnt) |-> $past(req, num_ticks); endproperty 문제는 num_ticks 함께. num_ti

system-verilog uvm questasim system-verilog-assertions 2017-01-11

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어설 션에서 SystemVerilog 시퀀스 속성을 어떻게 사용할 수 있습니까?

"무제한 입력이 있다면 결국 출력을 얻습니다"라고 말하고 싶습니다. 어떻게해야합니까? 스크립트의 다른 부분에서 나는 제한된 입력을 가정하므로 "무제한의 입력이 있다고 가정합니다"라고 쓰고 그 값을 전체적으로 유지할 수는 없습니다. 지금까지 작성한 속성 : property always_another_valid_input; @(posedge clock

system-verilog system-verilog-assertions 2017-03-08

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+/- 허용 오차가있는 시계의 주파수를 확인하는 가장 좋은 방법은 무엇입니까?

아래는 현재 내가 사용하는 재산입니다. property freq_chk (time clk_period , bit disable_chk=0); time current_time; disable iff (disable_chk) ('1, current_time = $time) |=> ((($time - current_time)

system-verilog uvm system-verilog-assertions 2017-05-11

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i2c high-z 조건을 어떻게 테스트합니까?

pull-up 때문에 i2c 신호를 tri1로 연결합니다. i2c 신호를 high-z로보고 싶지만 tri1 때문에 어설 션이 실패했습니다. 대답 할 수있는 사람을 아십니까?

fpga system-verilog verification uvm system-verilog-assertions 2017-05-11

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시퀀스 블록 내에서 $ display 문을 사용하여 SVA (System Verilog Assertions)에 일부 정보를 표시하려면 어떻게해야합니까?

시퀀스 블록이 실행되는 동안 일부 정보를 표시하려고합니다. 예컨대 : sequence A; a; $display ("Signal A asserted here"); endsequence 이 코드를했는데, 다음과 같은 오류가 발생 기능이 예상되는 경우 작업 $ 표시가 호출됩니다. 작업 호출을 수정하고 다시 컴파일하십시오. 어떻게 극복합니까?

system-verilog vlsi asic system-verilog-assertions 2017-02-02

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