questasim

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속성의 case 문이 QuestaSim 10.4B에서 작동하지 않습니다.

SystemVerilog 2012 LRM에서 case 문을 사용하여 속성을 작성하려고합니다. QuestaSim 10.4B를 사용 property p_rate_select (logic [1:0] rate); case (rate) 2'd0 : $rose(i_ffs_rdcount == 1) |=> $fell(o_telem_fifo_ready

system-verilog uvm system-verilog-assertions questasim 2017-04-03

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배열 형식을 제네릭 형식 매개 변수로 VHDL 패키지에 전달하는 방법은 무엇입니까?

저는 VHDL-2008에서 일반 패키지 (목록)를 만들고 있습니다. 이 패키지에는 요소 유형에 대한 유형이 있습니다. 패키지 내에이 요소 유형의 배열 유형을 선언하면 새로운 유형입니다. 예를 들어 정수, 내 새로운 integer_array가 라이브러리 ieee의 integer_vector와 호환되지 않습니다. 그래서 배열 유형 (예 : integer_vec

generics package vhdl modelsim questasim 2016-11-14

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UVM의 매개 변수화 된 클래스 선언 오류

uvm_object에서 확장 된 매개 변수화 된 클래스를 사용하려고합니다. class som_util #(int entry_w=2) extends uvm_object; `uvm_object_utils(som_util) "Some other static functions using the parameterized variables" endclass

system-verilog modelsim uvm questasim synopsys-vcs 2017-04-15

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입력 신호가있는 $ 과거

이벤트가 발생하면 과거의 "num_ticks"에서 일부 신호가 어설 션되었는지 확인하고 싶습니다. 는 예를 들어, 내가 쓴 재산은 : 여기 property test_past; @(posedge clk) $rose(gnt) |-> $past(req, num_ticks); endproperty 문제는 num_ticks 함께. num_ti

system-verilog uvm questasim system-verilog-assertions 2017-01-11

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SV 인터페이스 신호를 VHDL 유형에 바인딩하는 방법은 무엇입니까?

VHDL 모듈에 인터페이스를 바인딩하려고합니다.이 TYPE dut_fsm_type is ( IDLE_STATE, WAIT_STATE, IDENTIFY_STATE, LATCH_STATE, DONE_STATE, ERROR_STATE

vhdl system-verilog uvm questasim 2016-11-23

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특정 신호가 tcl을 사용하여 Modelsim에서 특정 값을 가질 때 찾기

디버깅 속도를 높이려고합니다. 큰 궤적에서 나는 신호의 특정 값을 찾는다. Linux에서 QuestaSim 10.0b를 사용하고 있습니다. 나는 이미이 다음 명령 불행하게도 searchlog -expr { stream == 'h20 } 0 이 또한 신호가 값 'XX'를 가지고 '스트림'을 일치와 ModelSim을/QuestaSim에서 할 수 발견,하지만

tcl modelsim questasim 2014-11-24

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Modelsim 또는 Questasim을 사용할 때 어떤 Systemverilog 매크로가 정의되어 있는지 어떻게 알 수 있습니까?

Questasim 10.4c를 사용하여 여러 장소에서 ifdef 컴파일러 지시문을 사용하는 Systemverilog 디자인을 시뮬레이션합니다. 예 : 컴파일 후 `ifdef FOR_SIMULATION_ONLY <code> `endif , 나는 Questasim는하지만, FOR_SIMULATION_ONLY가 정의되었는지 여부를 명시 적으로 말해 할 수

system-verilog modelsim questasim 2016-09-08

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바이너리 쓰기 SystemVerilog

필자는 테스트 벤치에있는 SystemVerilog에 바이너리 파일 쓰기를 시도했다. int file = $fopen(path,"w"); if (!file) begin $error("File could not be open: ", path); return; end $fwrite(file, "%u", 32'h4D424D42); $fcl

file-io system-verilog verification questasim 2016-07-21

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컴파일 된 오브젝트 파일이 다른 이름의 다른 디렉토리에있는 경우 makefile을 작성하는 방법은 무엇입니까?

그래서 QuestaSim 및 systemverilog 파일과 함께 사용할 Makefile을 작성하려고합니다. 그것이 무엇인지 (그리고 대부분의 사람들은 그렇지 않다는 것을) 모른다면 걱정하지 마십시오. 그것은 제 문제와 관련이 없습니다. SRC/일/메이크 SRC에/디렉토리가 각 소스 파일이 포함 된 여러 디렉토리를 포함합니다 나는이 포함 된 프로젝트 디렉터

makefile system-verilog questasim 2016-07-21

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왜이 동시 진술은 100 % 코드 커버리지 미만입니까?

다음 Clock Generation 문은 ModelSim/QuestaSim에서 100 % 코드 적용 범위가 아닙니다. 나는이 다른 지점에 추가하면 library ieee; use ieee.std_logic_1164.all; entity coverage1_tb is end entity; architecture tb of coverage1_tb i

vhdl code-coverage modelsim questasim 2017-02-06

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