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SystemVerilog 2012 LRM에서 case 문을 사용하여 속성을 작성하려고합니다. QuestaSim 10.4B를 사용속성의 case 문이 QuestaSim 10.4B에서 작동하지 않습니다.
property p_rate_select (logic [1:0] rate);
case (rate)
2'd0 : $rose(i_ffs_rdcount == 1) |=> $fell(o_telem_fifo_ready_n);
2'd1 : $rose(i_ffs_rdcount == 2) |=> $fell(o_telem_fifo_ready_n);
2'd2 : $rose(i_ffs_rdcount == 3) |=> $fell(o_telem_fifo_ready_n);
2'd3 : $rose(i_ffs_rdcount == 4) |=> $fell(o_telem_fifo_ready_n);
default : 0;
endcase
endproperty
, 나는 다음과 같은 오류가 얻을 :
** Error: (vlog-13069) checker.sv(196): near "case": syntax error, unexpected case, expecting disable.
는 경우 문은 Questasim이 버전을 지원하지 않습니다?
감사합니다. Dave. 다른 해결책은'else else'를 사용하는 것입니다. – noobuntu
예, 전제 조건에'rate'을 포함 시키십시오. –