uvm

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서로 다른 두 UVM 에이전트의 두 가지 무관 한 UVM 시퀀스 항목을 동기화하는 방법은 무엇입니까?

이것은 패리티 인코더 - 디코더 DUT를 검증하는 나의 시나리오입니다. 디코더 여기서 입력 에이전트는 재 활성화 에이전트이며 Encoder Output 에이전트의 패시브 모니터에서 캡처 한 데이터 스트림에 오류를 주입합니다. 이제 인코더 및 디코더 입력 에이전트 모두에 대해 시퀀스 및 시퀀스 항목을 따로 갖고 있습니다. 그러나 디코더 재 활성화 에이전트가

system-verilog uvm 2017-09-05

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Specman e : 시퀀스가 ​​BFM을 구동합니다. MAIN이 테스트에서 정의되지 않았습니다.

UART 검증 환경을 구축 중입니다. DUT UART 수신에 프레임을 구동하기 위해 vr_ad_sequence - - uart_sequence 두 시퀀스, 자신의 드라이버와 BFMs이 확인 작업 DUT의 UART 구성을 운전에 대한 : 나는 2 sequenceses 있습니다. 그러나 구성 시퀀스 만 사용하는 간단한 테스트를 만들면 DUT UART Rx가 검

uvm specman e 2017-12-14

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시뮬레이션 시간을 절약하기 위해 시스템 Verilog 생성기 모듈에서 생성 된 패킷을 파괴해야합니까?

generate_directed_packet으로 전화 할 때마다 새 개체가 만들어집니다. 다음 패킷을 만들기 전에 패킷 객체 삭제에 대해 걱정해야합니까? 그렇다면 패킷 객체를 삭제하는 방법은 무엇입니까? function void generate_directed_packet(); packet = new(); void'(packet.randomize());

verilog system-verilog verification uvm 2017-11-01

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정적 정수 예기치 않은 동작이

다음 코드를 고려 보여줍니다 : 나는 몸 시퀀스를 가지고 가정, 내 코드에서 class my_class; // *** constructor function new(string name = ""); super.new(name); endfunction // ** my_function function vo

verilog system-verilog uvm 2017-09-12

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멀티 포트 스위치의 ASIC 확인

모든 4 개의 동일한 인터페이스 (A, B, C, D)에서 패킷을 가져올 수있는 DUT가 있습니다. 한 포트의 패킷은 출력 포트 중 하나 , 4). 예 : A의 패킷은 1, 2, 3 또는 4로 이동할 수 있습니다. 포트 B의 패킷은 1, 2, 3 또는 4 등으로 이동할 수 있습니다. 동일한 포트에 들어오는 패킷은 순서대로 있지만 A, B, C, D 사이의

system-verilog uvm 2017-09-13

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uvm_config_db 항목을 삭제할 수 있습니까?

그것은 그래서 uvm_config_db#(uvm_bitstream_t)::set 항목을 삭제할 수 있습니다 uvm_config_db#(uvm_bitstream_t)::exists 반환 0인가? 내가 null로 설정 시도했지만 여전히 사전에 Rajdeep

uvm 2017-09-15

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UVM의 배수 시간에 관하여

UVM을 처음 사용합니다. 나는 "배수 시간"이라는 개념에 대해 질문을합니다. 실제 uvm 테스트 환경에서 "드레인 시간"이 어떻게 유용 할 수 있는지 궁금합니다. 예제와 함께 보여주는 것이 더 좋습니다. 감사합니다. ~!

system-verilog uvm 2017-12-26

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uvm_config_db를 사용하여 큐 값을 설정하고 가져옴

테스트의 실행 단계에서 config db에 대기열 값을 설정하고 uvm_config_db를 순서대로 사용하려고 시도했지만이 작업에 성공하지 못했습니다 (get uvm_config_db에서 호출), 아래에 언급 된 오류가 나타납니다, 나에게 잘못 가고 잘못을 수정하는 방법을 알려주십시오. 또한 "[RNFNAME] Resuruce"대신 "[RNFNAME] Re

uvm 2017-09-18

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시스템의 Verilog에서 문자열과 비트를 연결하는 방법은 무엇입니까?

if(ci.busy) begin// writing **dataout** = {dataout,string'(**ci.dout**)}; $sformat(request,"%b",req.dout); $fwrite(data, request); end 여기서 ci.dout은 bit이고 dataout은 string입니다. 이것은 정적 캐

verilog system-verilog uvm vlsi 2017-11-20

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구성 요소의 객체에 대한 uvm 상세 표시를 변경하는 방법

구성 요소의 객체에 대한 자세한 정보를 설정할 때 문제가 발생했습니다. 내가 UVM_HIGH에 특정 구성 요소 (uvm_test_top.env.subenv_a)의 상세를 설정하려면, 명령 행 인수는 다음과 같습니다 :이 1.+UVM_VERBOSITY=UVM_LOW 2.+uvm_set_verbosity=*subenv_a*,_ALL_,UVM_HIGH,bui

system-verilog uvm 2017-11-27

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