uvm

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    UVM. 어떤 시퀀스가 ​​현재 시퀀서에서 실행 중인지에 대한 보고서를 얻으려면 어떻게해야합니까?

    현재 시퀀서에서 어떤 시퀀스가 ​​실행되고 있는지에 대한 보고서를 얻으려면 어떻게해야합니까? 이것은 디버깅 전용입니다 ... 이미 문제가 있음을 알 수 있습니다. 내가 원하는 것은 디버깅 정보가 조금 더있다. 실행할 수있는 여러 시퀀스가 ​​있으며 어느 큐에 대기 중인지 알고 싶습니다. get_next_item unblocks 후 드라이버에서 정보 (시퀀스
    uvm 2016-11-09

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    내 인터페이스 작업에서 내 모듈의 내부 와이어를 구동하십시오.

    EDIT : 아래에 언급 된 방법을 시도했습니다 : 논리 대신 와이어를 사용하여 인터페이스를 설정하고 제어권을 포기하고자하는 드라이버에서 Z를 구동합니다. 다른 운전자가 인계받을 수 있도록 신호. 내 인터페이스에서 구동되지 않는 u_slave_dut을 볼 때 여전히 작동하지 않습니다. 무엇이 잘못되었는지에 대한 단서가 있습니까? 내 작업 예제 : https
    verilog system-verilog verification uvm 2016-11-17

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    SV 인터페이스 신호를 VHDL 유형에 바인딩하는 방법은 무엇입니까?

    VHDL 모듈에 인터페이스를 바인딩하려고합니다.이 TYPE dut_fsm_type is ( IDLE_STATE, WAIT_STATE, IDENTIFY_STATE, LATCH_STATE, DONE_STATE, ERROR_STATE
    vhdl system-verilog uvm questasim 2016-11-23

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    패키지에서 가상 인터페이스를 한 번만 가져옵니다.

    테스트 환경에서 사용할 수있는 일반적인 작업과 기능이 포함 된 패키지를 작성하려고합니다. 예를 들어 , package test_misc_pkg; `include "uvm_macros.svh" import uvm_pkg::*; task wait_rest(); virtual test_if test_vif; if (!uvm_config_
    system-verilog uvm 2016-11-30

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    주소로 reg 모델 오프셋을 추적하는 방법

    기본지도에서 reg (예 : VRF050)를 추가하고 그 주소는 sv code과 같이 0x1000a050이어야합니다. 하지만 어떻게 든 시뮬레이션에서 0x40028143으로 전환됩니다. SimVision 이 예기치 않은 변경 사항을 추적 할 수있는 방법이나 아이디어가 있습니까? 감사합니다. .
    system-verilog uvm 2016-12-01

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    UVM 테스트 벤치의 어설 션 모듈

    나는 3 개의 에이전트를 가지고 있고 스코어 보드/체커를 작성하는 과정에있는 UVM 테스트 벤치를 작성했습니다. 내 SystemVerilog 어설 션에 대한 검사기 모듈이 필요하지만,이 검사기 모듈은 테스트에서 수행되는 레지스터 구성을 인식하고 있어야하며 (테스트의 run_phase 중에 무작위로 결정될 수 있음). 어떻게 작동하는지 알아낼 수 없습니까?
    system-verilog uvm 2016-10-14

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    조건 실패시 테스트/시뮬레이션을 중지 할 수있는 특별한 방법이 있습니까?

    케이스 상태가 실패 할 때 테스트가 중단되기를 원합니다. UVM_ERROR를 사용했지만 텍스트 메시지 만 생성합니다. 텍스트 메시지 이외의 상황에서도 테스트/시뮬레이션을 중단시킬 수있는 특별한 방법이 있습니까 (systemVerilog의 어설 션과 유사)?
    assert uvm 2016-10-19

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    UVM에서 상속받은 클래스

    UVM을 배우려고하는데, 아래 다이어그램이 상속을 나타내는 지 알고 싶습니다. 예를 들어 uvm_object가 uvm_void에서 상속 받습니까? UVM 1.1 Class 참조를 읽었습니다. 17 페이지에서 언급합니다. uvm_void 클래스는 모든 UVM 클래스의 기본 클래스입니다. 데이터 멤버 나 함수가없는 추상 클래스입니다. C 프로그래밍 언어의 vo
    uvm 2016-10-25

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    UVM- 하나의 설정 파일 대 다양한 설정 파일 (테스트 당 설정 파일)

    시퀀스와 트랜잭션에서 각각의 테스트를 변경하려는 바우처가 있습니다. 어떤 옵션이 가장 좋습니까? 각 테스트에 설정 파일을 갖거나 하나의 설정 파일을 갖고 테스트 파일 (uvm_test)에있는 varaibles의 값을 설정 하시겠습니까?
    configuration uvm 2016-10-30

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    Modelsim에서 UVM TB를 컴파일하고 시뮬레이션하십시오. 10.4b

    ModelSim 10.4b에서 UVM을 처음 사용했습니다. 내 클래스가 컴파일되고 있는지 확인하려고하는데 다음과 같은 컴파일 오류가 발생합니다. 또한 누군가가 나를 UVM exection 흐름으로 안내 할 수 있다면 정말 도움이 될 것입니다. 온라인 리소스를 검색했습니다. class fifo_trans_item extends uvm_sequence_item
    system-verilog modelsim uvm 2016-11-01
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