uvm

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제한 재정의

내 테스트 벤치에서 제약 조건을 무시하는 데 문제가 있습니다. 내 순서에서 내가 뭐하는 거지 다음 `uvm_do_with(req, {trans_kind == WRITE ; address == 40'hc0_0000_0000; mask_mismatch_error == 1; bus_error_type == S

system-verilog uvm 2017-04-21

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+/- 허용 오차가있는 시계의 주파수를 확인하는 가장 좋은 방법은 무엇입니까?

아래는 현재 내가 사용하는 재산입니다. property freq_chk (time clk_period , bit disable_chk=0); time current_time; disable iff (disable_chk) ('1, current_time = $time) |=> ((($time - current_time)

system-verilog uvm system-verilog-assertions 2017-05-11

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i2c high-z 조건을 어떻게 테스트합니까?

pull-up 때문에 i2c 신호를 tri1로 연결합니다. i2c 신호를 high-z로보고 싶지만 tri1 때문에 어설 션이 실패했습니다. 대답 할 수있는 사람을 아십니까?

fpga system-verilog verification uvm system-verilog-assertions 2017-05-11

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속성의 case 문이 QuestaSim 10.4B에서 작동하지 않습니다.

SystemVerilog 2012 LRM에서 case 문을 사용하여 속성을 작성하려고합니다. QuestaSim 10.4B를 사용 property p_rate_select (logic [1:0] rate); case (rate) 2'd0 : $rose(i_ffs_rdcount == 1) |=> $fell(o_telem_fifo_ready

system-verilog uvm system-verilog-assertions questasim 2017-04-03

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systemverilog, 재설정 처리 방법은 무엇입니까?

시스템 이미지 semaphore은 실제로 절반 굽습니다. reset 일 경우 .flush()과 같은 것일 경우 어떤 방법으로도 세마포를 해제 할 수 없습니까? uvm_tlm_fifo? 얼마나 많은 세마포어가 잠겨 있는지 알 수있는 방법이 없습니까? UVM에 사용할 수있는 래퍼가 있습니까? uvm_event은 기본 세마포어 기능을 확장합니까? 사람들은 더 많

system-verilog uvm 2017-04-07

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UVM 가상 시퀀서의 목적은 무엇입니까

UVM 가상 시퀀서의 목적이 무엇인지 알아 내려고합니다. 확인 학원에서 이에 대해 말하는 것을 보면. 기본적으로 다른 시퀀서의 컨테이너 클래스입니다. 자신의 순서에 시작을 할 때 class sequencer extends uvm_virtual_sequencer; `uvm_component_utils(virtual_sequencer) sequencer

uvm 2017-09-04

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UVM에서 레지스터 모델의 목적은 무엇입니까?

UVM에서 테스트 벤치는 DUT의 내부 레지스터에 대한 가시성을 가지고 있지 않습니다. 그렇다면 UVM 테스트 벤치 아키텍처에서 레지스터 모델을 미러링하고 생성하는 이유는 무엇입니까? 어떤 목적을 위해 봉사합니까? 테스트 벤치는 입출력 포트에만 액세스 할 수 있기 때문에 상태 비트 등이 DUT 내부에서 업데이트되는지 여부를 알 수 없습니다.

system-verilog uvm 2017-09-04

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UVM의 매개 변수화 된 클래스 선언 오류

uvm_object에서 확장 된 매개 변수화 된 클래스를 사용하려고합니다. class som_util #(int entry_w=2) extends uvm_object; `uvm_object_utils(som_util) "Some other static functions using the parameterized variables" endclass

system-verilog modelsim uvm questasim synopsys-vcs 2017-04-15

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SystemVerilog에서 UVM 모니터를 작성하는 방법

누구든지 나에게 이것에 익숙하지 않기 때문에 Systemverilog에 Coverage 모니터를 작성하는 방법에 대한 예제를 보여줄 수 있습니까? 나는 모니터를 이해할 필요가있다. 예제 나 참고 자료도 괜찮다.

system-verilog monitor uvm 2017-04-19

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systemverilog 패키지를 다른 이름으로 가져 오기

파이썬에서 사용할 수있는 것과 비슷한 systemverilog 패키지를 다른 이름으로 가져올 수있는 메커니즘이 있습니까? 가져올 패키지가 있고 패키지 이름은 top_pkg입니다. 가져오고 싶습니다. subsystem_pkg

system-verilog uvm 2017-04-26

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