uvm

-1열

1답변

uvm의 무작위 화

UVM에서 무작위 추출이 어떻게 작동하는지 그리고 ntb_random_seed와 별개로 영향을주는 요인을 이해하는 데 도움이된다면 좋을 것입니다. 동일한 ntb_random_seed를 사용하는 테스트 케이스를 관찰하는 중 디스플레이 매크로를 추가 할 때만 다른 랜덤 화를 수행합니다. 가능한가? 나는 나의 질문이 분명하기를 바랍니다. 추가 정보가 필요하면 알

system-verilog uvm 2016-09-19

---

1열

1답변

UVM 시퀀스에 대한 참조

레지스터의 상태를 모니터링해야합니다. 레지스터를 읽고 로컬로 저장하기 위해 UVM 시퀀스를 만들었습니다. 이제 테스트 코드에서이 레지스터에 액세스해야합니다. 다음은 sudo 코드입니다. typedef struct { int a; } my_regs; class my_seq extends uvm_sequence; // register t

system-verilog uvm 2016-09-21

---

1열

1답변

Eclipse와 Cygwin을 사용하는 UVM-SystemC 컴파일 및 링크

Eclipse에서 UVM-SystemC 라이브러리를 사용하려고하는데 설치를 관리했지만 연결하는 데 문제가 있습니다. 나는이 코드 조각을 작성하는 예를 들어보십시오 template <typename REQ> class vip_driver : public uvm_driver<REQ> { public: vip_if* vif; vip_driver(uvm_c

eclipse cygwin uvm systemc 2016-09-26

---

-1열

2답변

JasperGold를 사용하여 기능 검증을 할 수 있습니까?

누구나 JasperGold를 사용하여 기능 검증을 수행하는 방법을 알려 줄 수 있습니까? 이 도구를 처음 사용했습니다.

system-verilog uvm 2016-09-27

---

0열

3답변

UVM TB 클래스 다이어그램을 덤프하는 방법은 무엇입니까?

UVM (또는 SV) TB 클래스/개체 계층 다이어그램을 덤프 할 수 있습니까? 쉽게 코드를 탐색하고 일반적으로 TB를 조사하는 데 도움이 될 수 있습니다. 동적으로 파형으로 덤프 할 수있는 경우 미리 감사합니다 :)

system-verilog uvm 2016-09-29

---

3열

2답변

get_field_by_name을 사용하여 필드를 검색 할 때 regex 사용

systemverilog에서 이름으로 uvm 레지스터 필드를 가져 오려고합니다. regex를 사용하여 필드 이름에 패턴을 사용할 수있게하려고합니다. 여기 내 레지스터 필드입니다 : field=env.my_regmap.get_field_by_name("_N$"); 그래서 난이를 얻기 위해이 코드를 원하는 : 모든 레지스터 필드 _N로 끝나는되어 볼 수 Y

regex system-verilog uvm 2016-10-03

---

-1열

1답변

factory, config_dg 및 resources_db의 차이점

가끔 혼란 스럽습니다. 나는 누군가가 공장, config_dg 사이에 다른를 명확히 할 수 있다면 감사 및

uvm 2016-10-09

---

0열

1답변

SystemVerilog는 중첩 된 패키지를 지원합니까?

UVM 테스트 벤치에서 사용할 .sv RAL 파일을 생성하는 도구가 있습니다. 문제는이 파일이 레지스터 블록을 패키지로 생성한다는 것입니다. 내 문제는 내 테스트 벤치에 대한 여러 regv 블록을 나타내는 여러 .sv RAL 파일을 가져 오려고합니다. 이렇게하려면 단일 패키지 all_my_regs_pkg.sv을 만들고 '이 패키지에 다른 패키지 포함'을하고

system-verilog uvm 2016-10-12

---

0열

1답변

시퀀스 라이브러리에서 select_sequence를 사용자 정의 할 때의 문제점

sequence_library의 "select_sequence"를 사용자 정의하려고 할 때 직면 한 한 가지 문제점을 이해하는 데 도움이됩니다. 그래서 "select_sequence"를 사용자 정의하고 정확한 순서로 내 시퀀스를 실행해야합니다.이 시퀀스는 외부 파일로 작성됩니다. 그런 이유로 등록 된 모든 시퀀스 유형의 컨테이너를 계속 진행하고 있습니다 :

uvm 2016-09-02

---

0열

2답변

고정 너비의 부호있는 숫자로 변환

UVM RAL 모델에서 레지스터 필드를 다시 읽습니다. 필드 자체는 14 비트 부호있는 숫자입니다,하지만 난 단지 관련 비트를 잡아하고 서명 숫자 uvm_reg_data_t reg_value; int destination; reg_value = reg_field.get(); assign destination = signed'(14'(reg_value

system-verilog uvm 2016-09-07

---