uvm

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    covergroup에 대한 인터페이스 객체

    인터페이스 그룹에 내 커버 그룹을 연결하고 싶습니다. 그 dentifier 말, 시뮬레이터는 이것을 받아 들일 나던 그러나 interface fifoPorts #(parameter DSIZE = 8); ... endinterface covergroup write_cvr (fifoPorts itf) @(posedge itf.wclk); coverpo
    system-verilog uvm 2016-06-01

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    UVM 클래스 개체 인스턴스화

    UVM 요리 책에서 클래스 개체 인스턴스화가 런타임에 완료된다고 기록됩니다. 그러나 실행 시간 전에 컴파일/정교 작업 중에 우리는 클래스에 대한 모든 세부 사항을 가질 수 있습니다. 아래 이미지 (UVM Cookbook에서 가져옴)에서 볼 수 있듯이 정교화 단계에서 모듈 및 인터페이스 인스턴트 생성이 수행되지만 런타임에 클래스 객체 생성이 완료되었음을 알
    uvm 2015-01-22

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    UVM에서 슈퍼 함수 호출을 사용하는 예제

    이 문장을 읽었으며이 프로토 타입과 함께 많은 테스트 벤치 구성 요소를 사용했습니다. super.run_phase(), super.build_phase, super.connect_phase. 누구나 우리가 매번 슈퍼 함수를 ​​호출해야하는 간단한 예제를 설명 할 수 있습니까? 아이를 만들기 전에 부모를 만들어야한다는 것을 이해하지만 왜 부모의 connect
    oop system-verilog uvm 2016-06-07

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    seq_item에 2 개의 무작위 변수를 기반으로 변수 생성

    내 시퀀스에는 주소와 데이터를 함께 포함해야하는 버스가 있습니다. 이제 주소와 데이터를 무작위로 추출한 다음 버스에서 무작위로 연결된 값을 연결합니다. seqItem 클래스에서이 작업을 수행하는 방법을 이해하는 데 도움을주십시오. class seqItem extends uvm_sequence_item; `uvm_object_param_utils(s
    system-verilog uvm 2016-06-09

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    UVM 레지스터 모델 : 휘발성 레지스터 값 변경

    휘발성 레지스터 모델의 모든 값 변경을 기다리는 표준 방법이 있습니까? 적어도 하나의 값이 변경 될 때까지 모든 휘발성 레지스터를 통해 주기적으로 백도어 액세스 peek()을 수행하는 것과 같습니다. 이 문자열로의 계층 경로를 지정하여 신호의 변화를 기다려야 할 몇 가지 메커니즘을 필요로 // wait until DUT modifies any volatil
    system-verilog uvm 2015-01-30

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    "type"인수를 함수에 전달

    type 인수를 함수에 전달하여 create_eclass* 함수에 클래스 형식 인수를 전달하여 한 번만 쓸 수 있습니까? class bclass; virtual function void print(); $display("Base Class"); endfunction endclass class eclass1 extends bclass;
    oop verilog system-verilog uvm 2015-02-04

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    작업에서 재귀 사용 문제

    내 작업 재귀를 사용할 때 직면 한 한 가지 문제를 이해하도록 도와주십시오. 따라서 enable 및 ddr_clk 신호를 추적해야하는 작업이 있습니다. 그것들은 비동기 신호이며 enable은 ddr_clk posedge 전에 나타날 수 있습니다. 이 경우 태스크는 enable이 하이 (high)가 될 때까지 기다려야한다. @ (posedge itf.ddr_
    system-verilog uvm 2016-06-16

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    UVM의 단일 레지스터에 대해 uvm_backdoor 액세스를 설정할 수 있습니까?

    add_hdl_path 및 add_hdl_path_slice 메서드를 사용하여 레지스터 패키지의 특정 레지스터에 대한 백도어 액세스를 구성하려고합니다. 단일 레지스터에 대해 uvm_backdoor를 설정할 수 있습니까? 아니면 전체 레지스터 맵을 설정해야합니까? 다음과 같은 오류가 발생합니다. 블록에 추상화 'RTL'에 대해 정의 된 hdl 경로가 없습니다
    uvm 2016-06-16

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    우리가 분석해야 할 이유 분석 _ 포트

    analysis_port에서 analysis_imp까지 데이터 전송을 위해 일반적으로 analysis_export이 필요합니다. 그들은 analysis_imp을 다른 analysis_imp에 연결할 수 없으므로 포트에서 구현에 이르는 데이터 전송 객체 역할을합니다. 그러나 analysis_port -s는 다른 analysis_port -s에 연결할 수 있습
    uvm 2016-06-20

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    계층 구조의 동적 캐스팅

    Quoting SV LRM. 는 상속 트리에서 더 높은 클래스 타입 (식 유형의 슈퍼 클래스 또는 조상)의 변수에 서브 클래스 유형의 식을 지정하는 것이 합법적이다. 서브 클래스 유형 중 하나의 변수에 수퍼 클래스 유형의 변수를 직접 할당하는 것은 불법입니다. 그러나 $ cast는 서브 클래스 유형의 변수에 핸들을 할당하는 데 사용될 수 있습니다. 은 서브
    oop inheritance casting system-verilog uvm 2016-06-20
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