uvm

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UVM RAL : 레지스터 모델의 레지스터 무작위 화

RAL로 모델링 한 큰 레지스터 맵이 있는데 일부 레지스터를 무작위 화하려고합니다. 내가 레지스터를 제한하려면 별도로 다음이 간단하다 reg_model.register_a.randomize() with {value > 5;} reg_model.register_b.randomize() with {value < 2;} reg_model.update(stat

system-verilog uvm 2014-01-10

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UVM에서 실행중인 모든 시퀀스를 어떻게 중지합니까?

시뮬레이션 중에 실행중인 모든 시퀀스를 중지 할 수있는 방법이 있습니까? 시뮬레이션 중에 특정 시간에 실행중인 모든 시퀀스의 목록을 덤프하는 방법이 있습니까?

verilog system-verilog uvm 2013-10-04

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uvm_error를 가로 채고 콜백을 일으키는 방법은 무엇입니까?

`uvm_error을 일으키는 여러 검사가있는 UVM 스코어 보드가 있습니다. uvm_error를 자동으로 가로 채고 점수 판의 내용을 덤프하고 싶습니다. 다른 엔지니어는 스코어 보드 (및 해당 하위)에 수표를 추가하므로 콜백은 가능한 투명해야합니다. 내가 할 노력하고있어 간단한 예 : task run_phase(uvm_phase phase); p

system-verilog uvm 2013-12-10

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문자열을 열거 형으로 캐스팅

시스템 Verilog에서 문자열을 열거 형으로 변환 할 수있는 방법이 있습니까? typedef enum {ABC1,ABC2,ABC3} abc; program Test ; abc x1; string teststring; initial begin teststring="ABC2"; x1=abc'(tes

casting enums system-verilog uvm 2013-07-17

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매개 변수화 된 클래스 및 다형성

매개 변수화 된 클래스에서 생성 된 클래스 세트에 대해 다형성을 사용하는 더 직접적인 방법이 있는지 궁금합니다. 다음과 같은 시스템 Verilog 코드가 작동합니다. 더 우아한 방법이 있습니까? 편집 : 나는 C에서 비슷한 무언가를 구현할 수 + +? `define OVERRIDE_PARAMETER_CPU parameter WIDTH=32 ; `defin

class oop polymorphism system-verilog uvm 2013-03-05

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UVM 오류에 피기 백

UVM 라이브러리를 조작하지 않고도 UVM_ERROR 매크로에 사용자 지정 기능을 피기 쉽게 (즉, UVM 오류가 환경의 어느 곳에서든지 호출 될 때마다 내 기능을 함께 호출하기를 원합니다.)

verilog system-verilog uvm 2013-09-25

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