uvm

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    UVM 분석 포트 가입자의 순서를 제어하는 ​​방법은 무엇입니까?

    분석 포트가 3 개의 스코어 보드에 연결되어 있습니다. 분석 포트에서 쓰기가 수행되면 구독자 (스코어 보드)가 특정 순서로 호출됩니다. 그러나 나는 그들이 다른 순서로 부름 받기를 원한다. 명시 적 순서의 실제 사용 사례는 다음과 같습니다. 하나의 스코어 보드는 로깅 만하기 때문에 먼저 스코어 보드를 호출해야합니다. 다른 스코어 보드는 매우 기본적인 하위
    system-verilog uvm 2014-04-09

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    systemverilog 편지함에 쓰지 못함

    편지함에 글을 쓰려고 할 때 UVM SV 테스트 벤치에서 편지함을 사용 중입니다. 데이터 writetrans (*) 함수에 모든 방법을 도착하고 결국 공간이 사서함이 있지만도 쓰기에 실패이야 ... 내가 무엇이 잘못되었는지 확실히 확실하지 않다 class my_seqyuence extends uvm_sequence; mailbox data; some_
    verilog system-verilog uvm 2014-04-12

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    UVM : 가상 인터페이스에서 다차원 배열을 연결하는 방법은 무엇입니까?

    DUT에 5 개의 SRAM 인스턴스 (== 5 개의 2 차원 어레이)가 있습니다 (모두 Verilog). UVM 테스트 벤치에서 이러한 어레이에 대한 백도어로드를 수행하려고합니다. SRAM 어레이에는 DUT 자체 또는 testbench (testbench에서 주로 $ readmemh를 사용하는 백도어 액세스)의 여러 드라이버가 있습니다. 자, 저는이 어레이
    arrays verilog system-verilog uvm 2014-07-21

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    클로킹 블럭을 사용할 때 출력 왜곡

    신호 앨리어싱을 위해 클럭 블럭을 사용하고 있습니다. 나는 비트를 연결하여 버스를 형성하고 내 운전자에게이 버스를 운전하고 싶다. 따라서, 예를 들어 : interface bus_intf (clk); input logic clk; logic[1:0] x_lsb; logic[1:0] x_msb; clocking
    verification system-verilog uvm 2014-09-09

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    기본 UVM 시퀀스 시뮬레이션 쿼리

    기본 UVM 기반 TB에 몇 가지 문제점이 있습니다. 시퀀스와 해당 작업을 이해하려고 노력하고 있습니다. 응답 항목 마지막 2 트랜잭션에 대한 오류 메시지 (# 18 @ UVM_ERROR의 커플에서 갱신 될 때 항상 bvalid 드라이버에서 0으로 촬상되고 : uvm_test_top.axi_agent1.axi_base_seqr1 @@ axi_base_seq
    system-verilog uvm 2014-04-14

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    uvm-1.2에서 tr_db.log를 제거하는 방법은 무엇입니까?

    기본적으로 UVM-1.2는 "tr_db.log"파일을 생성합니다. 이 파일을 생성하는 동안 긴 시뮬레이션을 실행하는 것은 매우 불편합니다. 어떻게 비활성화 할 수 있습니까?
    system-verilog uvm 2014-09-25

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    UVM print_config가 값을 표시하지 않습니다.

    일부 기존 UVM 코드를 디버그하려고하는데 무슨 일이 일어나고 있는지 알 수 없습니다. 어쨌든, 필자의 노력으로이 기능 (print_config (1))을 보았습니다.이 기능은 config 데이터베이스를 재귀 적으로 출력해야합니다. 웬일인지, 내가 계층을 얻는 동안, 인쇄물은 저장된 값을 보여주지 않는다. 나는 단지 얻는다 : # resources that
    system-verilog uvm 2014-06-18

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    UVM의 다중 슬레이브 에이전트

    내 env 및 단일 마스터 에이전트에 여러 개의 슬레이브 에이전트를 구현할 계획입니다. 누구나 UVM에서이 기능을 사용하는 방법을 보여 줄 수 있습니까? 그리고 테스트 케이스에서 특정 슬레이브 시퀀서에 대한 항목을 시작하는 방법은 무엇입니까? 감사 & 관련
    system-verilog uvm 2014-03-28

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    테스트/시퀀스의 DUT 출력을 모니터링하는 방법은 무엇입니까?

    나는 UVM의 초보자입니다. 지금까지 DUT를위한 다음 환경을 만들 수있었습니다. DUT의 모든 입출력 인터페이스에 대한 모니터, 드라이버 및 시퀀스가있는 에이전트. 최상위 UVM env. 유효한 데이터를 DUT로 전송하는 시퀀스. 아직 점수 판을 구현하지 않았습니다. 나는 몇 가지 문제가 있어요 다음과 같은 시나리오를 처리하는 방법을 이해하려면 다음 TB
    verilog system-verilog uvm 2014-03-28

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    RTL과 Goldenmodel이 다르지만 정확한 출력을 낼 수있는 경우 HW를 검증하는 표준 방법론은 무엇입니까?

    제 하드웨어 모델에 대한 UVM 테스트 벤치 (제한된 무작위 검증)가 있습니다. 내 황금 모델은 systemC 및 C++로 작성되었습니다. 내 하드웨어 결과가 소프트웨어 결과와 일치하지 않지만 둘 다 잠재적으로 정확할 수있는 경우가 있습니다. 예를 들어, HW는 일부 메모리 관리 (할당, 할당 취소)를 수행하며 파이프 라인의 일부 다른 로직에 영향을 미칩니
    verilog system-verilog uvm 2014-05-21
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