uvm

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    clang ++을 사용하여 몇 가지 UVM 예제를 수동으로 컴파일하려고합니다. UVM-SystemC-1.0이 성공적으로 설치되었습니다 (분명히이 예제를 테스트로 실행 한 것입니다). 내가 잘못 일을 할 수있는 어떤 (Huge amount of text) ld: symbol(s) not found for architecture x86_64 clang: e

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    내 uvm_driver (제작자)가 put 포트를 통해 uvm_component (소비자)와 데이터를 공유하고 있습니다. 공유 항목은 두 개의 데이터 멤버와 getdata 메소드가있는 uvm_transaction 클래스 xfer_data입니다. 드라이버는 getdata를 호출 한 후 즉시 .put 호출을 수행하지만 $ put 문을 통해 소비자 put 작업은

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    포트와 분석 포트의 차이점은 무엇입니까? uvm_blocking_put_port의 사용 위치 및 uvm_analysis_port의 사용 위치는 어디입니까? uvm_blacking_put_port보다 uvm_analysis_port의 장점은 무엇입니까?

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    두 개의 다른 에이전트에서 트랜잭션을 수신 할 때 두 개의 uvm_tlm_b_target_socket 클래스가 있어야 할 필요가 있습니다. 두 개의 소켓에서받은 데이터를 다르게 처리해야하므로 b_transport 작업을 한 번 구현할 수 없습니다. 분석 포트의 터미네이터에 대한 대상 소켓에 해당하는 것이 있습니까? uvm_analysis_imp_decl 매

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    테스트 벤치를 개발하는 동안 여러 생산자와 단일 소비자의 상황에 직면 할 수 있습니다. 단일 스코어 보드 (소비자)는 드라이버 및 모니터 (여러 프로듀서)에서 데이터를 수신합니다. 포트 연결을 통해 여러 생산자의 데이터를 소비자에게 보내는 방법은 무엇입니까?

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    나는 시스템 Verilog에 인터페이스 interface add_sub_if( input bit clk, input [7:0] a, input [7:0] b, input doAdd, input [8:0] result ); clocking dut_cb @(posedge clk); output a; output b;

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    일부 인터페이스에 대해 검증 IP를 쓰고 흥미로운 항목 하나에 직면하고 있는데, OOP에 대한 기본 지식이라고 생각합니다. 그래서 내 드라이버에는 기능이 있습니다. configMaster는 DUT에 특정한 것입니다. 그리고 VIP 사용자는 그 기능을 무시하고 싶어 할 수도 있습니다. 이제는 사용자가이를 수행 할 수있는 메커니즘을 제공하고자합니다. 는 내가

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    모니터 run_phase 작업의 uvm 방법론에 대해 잘 모르는 경우 궁금합니다. DUT는 여러 클록 도메인을 분리하지 않고 모니터가보고 확인하는 데이터가있는 여러 클럭을 전송합니다. 그래서 내 실행 단계 작업은 CLK1 및 CLK2에만 posedge 문 중 하나가 실행됩니다 다음 정렬하는 경우입니다 forever begin fork begin @(po

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    uvm-systemc-1.0-alpha1 라이브러리의 objdir 내에 make check에서 다음 오류가 발생합니다. ../configure make make install 명령이 정상적으로 작동합니다. 또한 SystemC-2.3.1을 설치했는데 정상적으로 작동합니다. 링커가 SystemC를 관련 변수를 찾을 수 없습니다와 같은 자세한 로그 mak

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    스코어 보드에서 읽은 시퀀스로 데이터를 보내야합니다. 그렇게하는 가장 좋은 방법은 무엇입니까? 메모리 읽기 시퀀스가 ​​있습니다. 쓰기 시퀀스 완료 후 시작해야합니다. 쓰기 시퀀스는 임의의 메모리 쓰기 주소를 생성하므로이 주소를 유지해야합니다. 쓰기 시퀀스 완료 후 읽기 시퀀스로 보냅니다. 그래서 나는 스코어 보드에서 그 주소를 지키고 있습니다. 나중에 스