synopsys-vcs

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UVM의 매개 변수화 된 클래스 선언 오류

uvm_object에서 확장 된 매개 변수화 된 클래스를 사용하려고합니다. class som_util #(int entry_w=2) extends uvm_object; `uvm_object_utils(som_util) "Some other static functions using the parameterized variables" endclass

system-verilog modelsim uvm questasim synopsys-vcs 2017-04-15

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시스템 Verilog에서 8'CC에 의해 압축 해제 된 배열 변수를 정의 할 수없는 이유는 무엇입니까?

나는 아래의 코드로 시도 : module try; int a[8]; initial begin a = 8'hCC; $display(a); end endmodule 이 같은 오류를주고있다 : 원본 식의 호환되지 않는 복합 유형 할당 를 입력하는 목표 표현의 유형과 호환되지 않습니다. 할당, 초기화 및 인스턴스화에서 불일치 유형을 사용할 수 없습

synopsys-vcs 2014-09-16

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"오류 - [ICPSD] 잘못된 드라이버 조합"을 어떻게 수정합니까?

아래 코드를 디버깅하려고합니다. 나는 SystemVerilog에 상당히 익숙하다. 그리고 이것으로 배울 수 있기를 바란다. 어떤 제안이 있으면 알려주세요. Error-[ICPSD] Invalid combination of drivers Variable "Q" is driven by an invalid combination of structural

verilog system-verilog hdl synopsys-vcs 2014-09-21

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TCL에서 컬렉션으로 목록 만들기

목록에서 컬렉션을 만들고 싶습니다. friends1은 이름 목록입니다. 내가 할 노력하고 있어요 : set friends2 "" foreach frnd $friends1 { append_to_collection friends2 $frnd } Error: At least one collection required for a

collections tcl synopsys-vcs 2016-07-02

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VCS에서 시스템 시간 받기

VCS/UVM에서 시스템 시간을 얻는 방법이 있습니까? Perl의 localtime(time)과 비슷한 것을 찾고 있습니다. uvm_info을 인쇄 할 때마다 시스템 시간을 인쇄 할 수 있습니까?

verilog system-verilog uvm synopsys-vcs 2014-09-25

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vcs에서 시뮬레이션 상태를 저장하고 되감기

vcs를 사용하여 OVM을 통해 systemverilog를 사용하여 테스트 벤치를 실행하고 있습니다. 리셋 단계가 끝나면 시뮬레이션을 저장하고 나중에 테스트 또는 다른 테스트 벤치에서 시뮬레이션으로 돌아가고 싶습니다. 이것은 가능한 systemverilog cmds를 사용하고 있습니까? 또는 vcs cmds를 사용하여이 작업을 수행 할 수 있습니까? 감사합

system-verilog synopsys-vcs 2016-10-19

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넷 'VectorY [0]'또는 직접 연결된 넷은 둘 이상의 소스에 의해 구동되며, 적어도 하나의 소스는 상수 넷입니다. (ELAB-368)

VCS 신시사이저에서이 오류가 발생합니다. 나는 모든 것을 시도했지만 그것은 나에게 이해가 가지 않는다. VectorY [0], VectorY [1], VectorY [2], VectorY [3] 또는 직접 연결된 네트가 하나 이상의 소스에 의해 구동되고 적어도 하나의 소스가 상수 넷이라는 것을 이라고합니다. (ELAB-368) module control

verilog system-verilog synopsys-vcs 2016-10-21

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Synopsys : 회로의 총 경로 수를 얻으십시오.

저는 Synopsys의 dc_shell을 사용하고 있으며 특정 값보다 적은 여유분을 가진 합성 회로의 총 경로 수를 얻으려고합니다. 위해 내가 명령을 사용하고 그렇게하기 : get_timing_paths -slack_lesser_than <value> 난 항상이 문제에 끼 었어 크기 1의 컬렉션을 얻고 나는 그것을 해결하는 방법을 모르겠어요. 의견이 있

tcl synopsys-vcs 2016-07-16

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Synopsys VCS 경고

매크로가 재정의 된 경우 Synopsys VCS 컴파일러에서 경고 또는 오류를 생성 할 수 있습니까? 나를 위해 `define DATWIDTH_SZ `DAT_SZ `define DATWIDTH_SZ 512

verilog synopsys-vcs 2014-02-06

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VCS 증분 정교 기능

누구든지이 기능을 알고 있습니까? 나는이 용어가 와서 확실하지이 (아래) .... 4 modules and 0 UDP read. However, due to incremental compilation, only 1 module needs to be compiled. .... 이

system-verilog synopsys-vcs 2014-04-14

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