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    커널/리눅스 위치는 메모리입니다. 확인 방법

    저는 Atlas-SoC Kit/DE0-Nano-SoC Kit에서 리눅스를 사용하고 있습니다. u-boot를 통해 커널을 다른 위치에 배치했습니다. mcboot=setenv bootargs console=ttyS0,115200 root=${mmcroot} rw rootwait;bootz ${loadaddr} - ${fdtaddr} mmcload=mmc re
    linux kernel fpga 2017-11-30

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    컴퓨터를 Xilinx Ultrascale FPGA와 인터페이스하는 방법

    저는 FPGA 프로그래밍 초보자입니다. C++로 작성된 간단한 행렬 행렬 곱셈을 Xilinx Vivado HLS와 합성하고 자일링스 SDSoC 도구로 비트 스트림을 생성하고 다음 파일 : sd_card -- _sds --- _p0.bin -- matrixMultiplication.elf -- BOOT.BIN -- image.ub 전이 폴더를 F
    fpga xilinx hls vivado 2017-12-01

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    각각의 카운트 vhdl

    library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity A is Port ( clk : in STD_LOGIC; reset: in std_logic; -- reset inp
    vhdl fpga 2017-12-09

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    VHDL : 할당 할 수 없습니다 시스템 클럭 (Sys_Clk는) 내가 시뮬레이션 결과를 업로드 한 다음

    신호. 강조 표시된 부분에서 syshclk를 두 신호에 할당해야합니다. 정의 된 sclk_1 및 sclk_2 신호에서 약간의 지연 후 시스템 클럭 (sys_clk)을 할당하기 위해 vhdl 코드를 작성했습니다. 코드를 실행하고 실행하면 카운터가 25로 계산 된 후 시뮬레이션에서 두 신호의 상태가 시스템 클럭 (Sys_Clk) 대신 단순히 하이 (로직 레벨
    vhdl fpga xilinx hdl 2017-12-13

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    FPGA의 네 구석에 디자인을 구현하는 xillinx 배치 제약

    FPGA의 네 구석에 내 HDL 디자인을 구현하고 싶습니다. 어떻게해야합니까? ISE에서 HDL 코드를 합성 한 후에 FPGA에서 내 디자인을 어떻게 배치 할 수 있습니까? FPGA 편집기를 사용할 수 있습니까? 아니면 미리 계획할까요? 이 도구들을 어떻게 구성 할 수 있습니까? 도와주세요.
    constraints vhdl verilog fpga placement 2017-12-16

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    서버에 설치된 vivado를 통해 로컬에있는 FPGA 프로그래밍

    서버에 vivado가 설치되어 있습니다. 하지만 vivado (서버에서)를 사용하여 내 PC에 로컬로 배치 된 FPGA의 비트 파일을 프로그래밍하고 싶습니다. 나는 그것을하는 방법을 모른다. 감사합니다
    verilog fpga 2017-12-18

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    AES-NI 또는 GPU 가속을 사용하는 초당 독립 AES 256 CBC 암호 해독 작업

    AES-NI는 대량의 데이터를 암호화/해독하는 데 최적화 된 것으로 보입니다. 그러나 암호를 해독하려는 중이 야 노력하는 많은 작은 비트 (iv + 첫 번째 cbc 블록, 총 32 바이트). 나는 각 사이클마다 EVP_DecryptInit_ex, EVP_DecryptUpdate (그리고 스레드 당 한 번 EVP_CIPHER_CTX_init)을 호출하여 현재
    aes gpu fpga aes-ni 2017-12-19

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    어떤 FPGA를 선택해야합니까? (또는 다른 하드웨어를 선택해야합니까?)

    당신은이 개발 보드 중 하나를 사려고 항상 흥미 롭습니다. 그러나 나는 다른 프로젝트에서 보냈으므로 학생들에게 너무 비쌌습니다. 내가 사용하지 않고 돈을 벌어서 물건 하나를 사기도했다. 내 문제는 현재 전자 공학을 연구하고 있지만, 프로그램을 작성하고, 리버스 엔지니어링하고, 약간 복잡한 수학 암호 알고리즘 (주로 해시에 사용되는 알고리즘)을 사용하지 않는
    fpga 2017-12-20

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    Mimas V2 Spartan 6 FPGA 플래시 메모리 문제

    최근에 DDR SDRAM이 장착 된 FPGA Mimas V2 Spartan 6 FPGA 개발 보드를 구입했습니다. xilinx ise 14.7, Verilog 코드, xilinx에서 생성 한 이진 파일을 도구 conmimasv2_configuration_tool_windows.exe와 함께 FPGA에서로드 할 때 fpga가 응답을 멈추었습니다. 플래시 메모
    verilog fpga xilinx-ise 2017-12-27

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    hdl의 파이프 라인 muxes

    파이프 라이닝 할 때 디지털 회로에서 클럭 속도가 어떻게 증가하는지 평가하는 간단한 테스트를하고 있습니다. 2 5to1과 1 2to1을 사용하여 10to1 멀티플렉서를 파이프 라인합니다. 나는 FPGA 신디사이저 (알테라)에서 약간의 클럭 속도 증가를 얻는다. 그 다음에는 5to1 멀티플렉서를 2to1과 3to1 및 적절한 레지스터로 대체하여 스테이지를 하
    vhdl fpga mux 2017-12-30
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