fpga

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    Verilog에서 데이터 가져 오기

    Verilog를 사용하여 로직 애널라이저로 캡처 한 데이터를 가져오고 싶습니다. 준비된 모듈을 테스트 할 수있는 테스트 벤치로 가져 오는 가장 좋은 방법은 무엇인지 알 수 없습니까? 로직 애널라이저에서 바이너리, Csv 또는 Vdc 유형으로 내보내려면 다른 질문이 있습니까? 도움 주셔서 감사합니다.
    verilog fpga system-verilog hdl 2017-04-20

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    VHDL - SNES FPGA를 사용하는 컨트롤러 포트를 통한 인터페이스

    SNES 컨트롤러로 ACT를 사용하기 위해 저렴한 FPGA (ep2c5t144 Altera Cyclone II 미니 보드)와 SNES를 인터페이스하려고합니다. 지금까지는 켜고 끄는 것처럼 보입니다 ... 현재 문제는 켜져있는 상태에서 약 1 초 동안 작동하지만 재설정 될 때까지는 멈추지 않는 것 같습니다. 로직 문제에 대한 코드를 오랫동안 보았으므로 FPG
    vhdl fpga super nintendo 2017-04-23

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    출력이 같은 쪽의 입력을 가진 VHDL 곱셈기

    시스템에서 자일링스 FPGA를 구현하기 위해 32 비트 승수를 설명하는 데 VHDL을 사용하고 있는데, 웹에서 경험적으로 볼 수 있듯이 N 비트 크기의 입력을 가지고 있다면 출력은 (2 * N) 비트 크기 여야합니다. 나는 그것을 피드백 시스템을 위해 사용하고있다. 입력의 크기와 동일한 출력을 갖는 승수를 갖는 것이 가능한가? vhdl 코드에 동일한 크기의
    vhdl fpga xilinx-ise 2017-04-23

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    클럭 구성 - VHDL 코딩 Altera DE1 오디오 코덱 칩

    저는 Altera DE1 보드에 WM8731 오디오 코덱 칩을 코딩해야하는 프로젝트를 진행하고 있습니다. 이 프로젝트는 매우 기본입니다. 입력 오디오 신호를 처리 할 필요가 없습니다. 입력 신호는 출력으로 직접 전달되어야합니다. 주요 작업은 I2C 프로토콜을 통해 코덱 칩을 설정하는 것입니다. 나는 VHDL을 처음 사용하고 있으며 개념을 이해하는 데 몇 가
    vhdl fpga altera 2017-04-27

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    로우 패스 필터 (Low Pass Filter) 나는 주위는 50Hz의 차단 주파수, 나는 돈을 찾고

    내가 Verilog를 배우고하는 방법과 FPGA의 로우 패스 필터를 구현하는 방법 궁금 , 어떻게 시작해야하는지/어디서부터 시작해야할지 모르겠다. 누구나 나를 시작할 수 있도록 올바른 방향으로 나를 가리킬 수 있습니까? 미리 감사드립니다.
    verilog fpga 2017-05-04

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    AT17LV FPGA 구성 EEPROM을 프로그래밍하는 방법은 무엇입니까?

    우선이 FPGA 분야에 대해 아주 새로운 부분을 알고 싶습니다. At17LV가있는 맞춤형 FPGA 보드가 있습니다. 그리고 "ATMEL FPGA Configurator Programmer"라는 오래된 프로그래머도 있습니다. EEPROM은 어댑터 소켓에 장착 할 수 있습니다. PCB에는 병렬 포트와 인 서킷 헤더 (2x5)가 있습니다. 그러나이 프로그래머는
    fpga atmel eeprom 2017-05-04

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    Verilog 대기 함수 설명

    Verilog 코드에 문제가 있습니다. 나는 2 클록 - 하나의 100kHz, 두 번째 10kHz. 10kHz가 HIGH 일 때만 100kHz 주파수로 LED를 토글하고 싶습니다. 그러나 제 산출물은 여전히 ​​낮습니다. 이건 내 코드입니다 : module LED_toggle( input clock_100kHz, input clock_10k
    verilog fpga 2017-05-07

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    Mem (치즐)에서 데이터 초기화

    처음 초기화 할 때 모든 비트를 1로 설정하여 메모리 bitmem을 초기화하려고합니다. 나는 에서 값을 초기화하는 비슷한 방법이 있다면 initsused ROM에 대해 봤어? val bitmem = Mem(Bits(width = conf.ways), (conf.cache_lines*conf.words_per_line)
    scala memory fpga hdl chisel 2017-05-08

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    i2c high-z 조건을 어떻게 테스트합니까?

    pull-up 때문에 i2c 신호를 tri1로 연결합니다. i2c 신호를 high-z로보고 싶지만 tri1 때문에 어설 션이 실패했습니다. 대답 할 수있는 사람을 아십니까?
    fpga system-verilog verification uvm system-verilog-assertions 2017-05-11

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    VHDL의 엘리베이터 프로젝트가 컴파일되지만 시뮬레이션에서 작동하지 않습니다.

    FPGA에서 구현되는 VHDL로 엘리베이터를 만들려고합니다. 0-12 층으로되어 있으며, 가고 싶은 방향과 안에있는 버튼에 따라 외부/외부 용 버튼이 있습니다. 나는 바깥 쪽 단추가 작동하는지 먼저 확인하고 내부 구현은 동일합니다. 지금은 컴파일되지만 시뮬레이션 파형은 충돌합니다. Library ieee; use ieee.std_logic_1164
    vhdl hardware fpga hardware-programming active-hdl 2017-05-12
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