fpga

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    프로세스가 활성화 또는 일시 중지됩니까?

    감도 목록을 이해하고 프로세스를 활성화하는 데 약간의 문제가 있습니다. 대부분의 교과서에서는 감도 목록 안의 신호에 이벤트가 발생할 때마다 프로세스가 활성화된다고 말합니다. process(in) begin x <= in; end process; 지금 엔티티 선언의 입력이 "의"이 예제를 찾고 있습니다. 이제 "in"이 0에서 시작하여 1로
    process vhdl fpga 2017-02-20

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    시뮬레이션과 Verilog 항상 블록의 합성 사이의 차이

    나는 간단한 카운터를 설계했습니다. 아래 코드를 참조하십시오. input sig; reg [3:0] cnt; always @(sig) begin if(sig) cnt = cnt + 1; end Modelsim을 사용한 시뮬레이션은 올바르게 작동합니다. 나는 시그 (ise 14.7에 의해 스파르타 6)에 대한 코드를 구현했을 때
    verilog fpga 2017-02-22

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    FPGA를 이용한 다용도 IO 솔루션

    CAN- 버스 네트워크에서 산업 제어 시스템 용 IO 모듈을 설계해야합니다. IO 핀 (10-40 핀)은 디지털 및 아날로그 입출력 모두 다목적이어야합니다. Modbus RTU, modbus TCP, DALI 등 (아날로그 입력 최대 7 채널) 이 옵션들은 모두 다른 하드웨어를 필요로한다는 것을 알고 있습니다. 갈바닉 아이솔레이션 또는 다른 전압 레벨 등.
    io fpga xilinx altera adc 2017-02-22

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    블록 RAM 또는 분산 RAM을 사용하는 것이 더 낫습니까?

    이제는 fpgas를 사용하여 i2c를 통해 마스터에서 슬레이브로 바이트를 보내고있는 프로젝트에서 작업하고 있습니다. 이제 내 노예에서 나는오고 데이터를 저장할와 내가 좋아하는 3-5 배열 사이에이 계획이 0에서 71까지 다른 인덱스 각각 다음 type array1 is array(0 to 49) of std_logic_vector(7 downto 0);
    vhdl fpga ram 2017-02-25

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    버튼 연속 누름으로 인해 연속적인 상태 천이가 발생했습니다

    푸시 버튼을 입력 신호로 사용하는 FPGA를 프로그래밍 중입니다. 그것은 11 개의 상태를 가진 유한 상태 기계를 가지고 있는데, 이는 특정 버튼 누름을 사용하여 상태에서 상태로 전이합니다. 예를 들어, 제 설계에서 상태 s0은 버튼 누름을 사용하여 상태 s1로갑니다. 이것은 상태 s1에서 s2로 그리고 상태 s2에서 s3으로의 동일한 전환 케이스입니다.
    vhdl fpga 2017-02-27

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    시뮬레이션은 항상 클록 에지에서 신호/출력 할당을 표시합니까?

    클록 된 프로세스에서 신호가 할당되거나 하강 에지에서 할당이 발생하는 경우 즉, 프로세스가 일시 중단 될 때 할당이 발생하지만 상승 에지에서 시뮬레이션 신호 또는 출력이 할당되는 이유는 무엇인지 이해합니다 시계? if(rising_edge(clk)) then if(one_second_counter = "1011111010111100000111111
    process signals vhdl simulation fpga 2017-02-28

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    7 세그먼트 멀티플렉서 원하는 디지트가 표시되지 않습니다. - Verilog

    7 세그먼트 디스플레이에서 0.0에서 99.5, 0.5 단계 범위의 숫자를 표시하려고합니다. 3 개의 7 세그먼트 디스플레이를 사용할 수 있으며, 이들은 멀티플렉서에 연결되어 있으므로 세그먼트 용 7 핀과 3 숫자 선택 핀을 사용합니다. 첨부 된 Verilog 코드에서 특정 숫자의 표시를 만들었습니다. 문제는 특정 숫자에 대한 선택 핀을 설정하는 루프를 하
    verilog fpga mux 2017-03-02

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    모듈 간 데이터 전송 - Verilog

    Verilog에서 나는 입력 번호를 통해 데이터를 받아들이고 와이어 BCD16에 설정해야하는 주 모듈을 가지고 있습니다. 하위 모듈에서 숫자가 설정되어있는 출력 번호가 있습니다 (예 : 'h358'). 그러나 값은 와이어 BCD16에 표시되지 않습니다. 컴파일러에서 오류를 표시하지 않습니다. 코드는 다음과 같습니다 : module LED_7seg(
    verilog fpga 2017-03-06

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    메모리 대신에 flipflops에 비트 벡터를 저장합니다.

    Chisel에서 Reg 및 Mem의 사용법에 대해 알고 싶습니다. 일반적인 시나리오에서 선택할 수있는 방법을 어떻게 결정할 수 있습니까? 나는 Mem이 대용량의 데이터를 저장할 때 가장 좋은 생각이라고 생각할 것입니다. FPGa 슬라이스 내에서 플립 플롭을 사용하는 대신 SRAM에 데이터를 저장하기 때문입니다. 큰 레지스터 파일 (보통 크기의 10 배)을
    memory fpga chisel flip-flop digital-design 2017-03-08

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    3 신호가있는 카운터

    클럭 로직에서 3 개의 신호를 생성하려고합니다. 8s 7s ----- create working signal 6s 5s 4s 3s 2s 1s ----- create timeout signal 0s ----- create finish signal always @(posedge CLK_1K or posedge signal_count) begi
    verilog fpga 2017-03-08
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