fpga

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    내 ALU Verilog에서 어려움

    그래서 나는 그것을 배우는 동안 Verilog에서 ALU를 설계하고 있습니다. 다음 코드를 내놓았다 : 테스트 벤치 : 나는 점점 오전 출력에 따라서 module ALUtb; reg clock = 1'b0; reg [0:7] val1; reg [0:7] val2; initial begin val1 = 8'b01010100; val2 = 8'
    verilog fpga alu 2016-11-29

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    SystemVerilog : 할당 패턴 요소 <name> : 요소 너비가 일치하지 않음 (오류 : vlog-7034)

    다차원 배열을 사용하여 다른 모듈의 카운터로 인덱싱 할 수있는 하드 코드 된 상수 배열을 보내려고합니다 (실패했습니다). . 현재 나의 전략은 컴파일하고 배포하는 매개 변수 배열을 사용하는 것이지만 각 배열 요소의 첫 번째 비트 만 하드웨어에서 한 번만 고려됩니다. 이것은 RTL보기에 반영, 그래서 ModelSim을 갔다와이 오류를받은 : Error: (v
    arrays fpga system-verilog hdl 2016-11-30

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    systemverilog에서 입력 신호를 매개 변수로 변경하는 방법은 무엇입니까?

    입력 논리 시퀀스가 ​​있고이를 프로그램의 다른 위치에 추가하기 위해 매개 변수로 변환하고 싶습니다. 예를 들어 , module myModule(input logic[7:0] SW, output logic[7:0] LEDR); parameter shift = SW; assign LEDR = SW[shift + 1: shift]; en
    verilog fpga system-verilog hdl 2016-12-02

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    배열 매개 변수에 바인딩 매개 변수 오류 (Verilog)

    모듈 배열을 초기화하려고하는데 각각 3 개의 매개 변수가 있습니다. 그 중 2 개는 상단의 reg 묶여진 배열 쌍에 정의한 값을 기반으로합니다 이런 모듈을 인스턴스화 reg[31:0] k [0:63] = '{ 32'hd76aa478, 32'he8c7b756, 32'h242070db, 32'hc1bdceee, 32'hf57c0faf, 32'h4787c62
    arrays verilog fpga 2016-12-04

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    VHDL에서 간단한 FPGA 어플리케이션?

    저는 FPGA에 익숙하지 않아 작은 FPGA 어플리케이션을 찾고 있습니다. 나는 VHDL에 의해 개발되는 것을 선호한다. 나에게 온라인 프로젝트 링크를 제공하여 나를 도울 수 있습니까?
    vhdl fpga 2016-12-04

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    systemverilog에서 2 차원 배열을 만들고이 배열의 요소를 나중에 호출하는 방법은 무엇입니까?

    시스템 Verilog에서 FPGA로 약간의 게임을 작성 중이며 VGA 디스플레이를 통해 작은 그림을 보여주고 싶습니다. 내 사진 크기는 35px x 20px입니다. Matlab을 사용하여 그림을 3 개의 개별 배열 (R, G 및 B 값)로 변환했습니다. System Verilog에서 유사한 배열을 만든 다음 나중에 요소를 호출 할 수있는 방법을 모르겠습니다
    fpga vga 2016-12-06

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    C- 문자열을 이진 값의 배열로 변환 한 다음 배열을 비트별로 전송하십시오.

    AVR에서 128 비트 값을 FPGA로 비트 단위로 보내려고합니다. FPGA는 다음 트랜잭션이 발생할 것으로 예상합니다. 1) FPGA의 128 비트 레지스터를 지우는 RST 신호. 높아지고, 낮아집니다. "CLOCK"신호가 로우로 설정됩니다. 2) 전송이 진행 중임을 나타 내기 위해 ENABLE 비트가 높음으로 설정됩니다. 3) INPUT 비트는 arra
    c arrays vhdl fpga avr 2016-12-07

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    Servo on FPGA

    Spartan-6 기반 FPGA에서 서보 작업을하려고합니다. 내 코드는 먼저 모든 방법을 펄스 파형을 생성 할 것입니다 내 머리에 따라서 # Clock signal NET "M_CLOCK" LOC = P123; NET "SERVOPWM" LOC = P121 ;//0P1 : `timescale 1ns/1ps /* 1 pin for serv
    verilog fpga pwm servo 2016-12-08

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    Servo가 FPGA에서 멈추지 않습니다.

    디지털 잠금을 위해 서보를 FPGA에서 실행하려고합니다. My code is as follows: `timescale 1ns/1ps /* 1 pin for servo--ORANGE CABLE red cable-- 5V, brown cable-- GND. Position "0" (1.5 ms pulse) is middle, "90" (~2ms
    verilog fpga servo 2016-12-10

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    NIOS와 하드 코어의 소프트 코어의 차이점은 무엇입니까?

    최근에 FPGA를 배우고 있습니다. 나는 sdram을 사용하려했지만, 누군가는 nios ii를 통해 그것을 사용하도록 권장합니다. 하지만 일부 기사를 ip core를 nios ii (c/C++)에서 사용하는 것이 Verilog를 통해 작성하는 것보다 느려질 수 있습니다. 왜? 하드웨어 (고속, 병렬) 및 소프트웨어?
    verilog fpga nios 2016-12-21
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