fpga

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    FPGA 언어 용 컴파일러가 최적화를 수행합니까?

    C/C++, Fortran, Julia 등과 같은 컴퓨터 언어 용 최신 컴파일러의 유용한 기능 중 하나는 바이너리를 생성하기 전에 코드 최적화를 수행 할 수있는 능력입니다. Verilog에서 FPGA "하드웨어"특수 함수를 만드는 함수를 작성한다면 컴파일러는 최적화를 수행 할 수 있습니까? 구체적인 예를 들어, Estrin's scheme for paral
    verilog compiler-optimization fpga 2016-11-02

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    VHDL 코드가 시뮬레이션에서는 작동하지만 FPGA에서는 작동하지 않습니다.

    버퍼가있는 SPI 마스터 모듈을 구현하려고합니다. 이 FSM 모듈을 사용하여 테스트하고 수신 된 데이터를 UART를 통해 직렬 콘솔에 전송합니다. I는 UART 전에 "FFFFFFFF"X로 시작 값으로 전환 bytes_rec 시뮬레이션으로 판단받은 바이트 if(rx_upd <='0' and loadFromRxBuf ='1') then rx_upd
    vhdl fpga xilinx hdl modelsim 2016-11-05

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    For 루프를 항상 사용하는 블록

    저는 10 진수의 자릿수를 계산하기위한 Verilog 코드를 작성하고 있습니다. 아래의 코드에서 나는 c의 값을 a와 같도록 초기화했다. 시뮬레이션 결과를 올바르게 얻을 수 있었지만 syntesise 할 수 없었고 오류는 'c = a'때문입니다. 오류를 제거하려면 어떻게해야합니까? 자릿수를 계산하는 다른 논리가 있습니까? Error: [Synth 8-338
    verilog fpga vivado 2016-11-09

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    VHDL에서 아키텍처 내부의 엔티티를 사용하는 방법

    제 목적은 버튼 엔테이트를 사용하는 키보드 엔티티를 구현하는 것입니다. 그렇지 "으로 무엇을 의미하는지 Error (10482): VHDL error at PitAlarm.vhd(11): object "STD_LOGIC" is used but not declared 하지만 이해할 수 없다 : 나는 다음과 같은 오류에 직면 QuartusII에 컴파일을 시작하
    entity vhdl fpga quartus 2016-11-09

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    ASIC/FPGA 설계에서 합성 가능한 룩업 테이블 분할? 이해가 되니?

    간단한 32 비트 2 진수의 나누기 연산을 포함하는 효율적인 FPGA 프로젝트 (ASIC 설계를 지향)를 만드는 방법을 연구했습니다. 복잡한 분할 논리를 생성하는 것보다 LUT (룩업 테이블)을 사용하는 것이 가장 신속한 방법이라는 것을 알게되었습니다. 그렇지만 ASIC에 대해 생각할 때, 내부에 디지털 로직이있는 물리적 인 마이크로 칩을 상상할 때, 전체
    fpga division synthesis asic 2016-11-10

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    스파르탄 3E에서 MATLAB 알고리즘 구현

    FPGA를 처음 사용합니다. RS232를 사용하지 않고 Spartan 3E에서 MATLAB 알고리즘을 구현할 수 있습니까?
    matlab vhdl fpga 2016-11-17

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    시스템 Verilog의 float 값에 대해 e^x를 계산 하시겠습니까?

    저는 FPGA에서 실행되는 신경망을 구축하고 있으며 퍼즐의 마지막 부분은 하드웨어에서 시그 모이 드 기능을 실행하고 있습니다. 이 중 하나입니다 1/(1 + e^-x) 또는 (atan(x) + 1)/2 불행하게도, 여기에 X float 값 (SystemVerilog를에 real 값)입니다. SystemVerilog에서 이러한 함수 중 하나를 구현하는
    neural-network verilog fpga system-verilog sigmoid 2016-11-21

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    시뮬레이션과 하드웨어 테스팅 사이의 SPI CLK 타이밍 불일치

    시뮬레이션에서 칩 인 에이블 버튼에 대한 타이밍 요구 사항과 일치하는 SPI 클럭을 가지고 있지만 하드웨어에서 테스트 한 경우에는 그렇지 않습니다. 타이밍 제한이 전혀 충족되지 않습니다. 가능한 이유는 무엇일까요?
    vhdl fpga xilinx spi 2016-11-23

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    VHDL 코드가 보드에서 작동하지 않지만 시뮬레이션에서 작동합니다.

    저는 VHDL을 사용하여 FPGA 보드의 스파르탄 3E를 구성하는 프로젝트에서 작업하고 있습니다. 내가해야 할 일은 천재 퍼즐이다. 메인 코드에는 논리를 제어하는 ​​상태 기계가있다. 자일링스 시뮬레이터를 사용하여 코드를 시뮬레이트 할 때 모든 것이 잘 작동하지만 FPGA 보드에서 .bit 파일을 실행할 때 시퀀스의 첫 번째 LED가 켜지고 꺼지는 것이므로
    vhdl fpga xilinx xilinx-ise spartan 2016-11-27

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    이중 레지스터 접근법을 사용하여 준 안정성 해결

    Verilog에서 서로 다른 클록 도메인으로 인한 준 안정성을 해결하기 위해 이중 레지스터 방법이 사용됩니다. 그러나 내가 아는 한, 준 안정의 최종 결과는 밝혀지지 않았습니다. 출력은 입력과 독립적입니다. 그래서, 내 질문은 이중 레지스터 방법을 사용하여 출력의 정확성을 보장하는 방법입니까? 감사합니다.
    vhdl verilog fpga clock 2016-11-28
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